JPH0524673B2

JPH0524673B2 -

Info

Publication number: JPH0524673B2
Application number: JP58191039A
Authority: JP
Inventors: Hideki Arakawa
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-10-14
Filing date: 1983-10-14
Publication date: 1993-04-08
Also published as: JPS6083374A

Description

【発明の詳細な説明】発明の技術分野本発明は、半導体記憶装置に関し、特に揮発性
メモリセルとフローテイングゲート回路素子とを
組合せることにより構成された不揮発性メモリ装
置に関する。

技術の背景最近、スタテイツク形ランダムアクセスメモリ
装置において、揮発性メモリセルにフローテイン
グゲート回路素子等を組合せることにより不揮発
性メモリセルを構成し、このような不揮発性メモ
リセルを用いて不揮発性メモリ装置を構成するこ
とが行なわれている。このような不揮発性メモリ
装置においては、各メモリセルの回路構成が複雑
になり各メモリセルの大きさが大きくなる傾向に
あるが、このような傾向はメモリ装置の信頼性お
よび集積度の低下を招くおそれが大きいため、回
路構成等の工夫によつてできるだけ少なくするこ
とが必要とされる。

従来技術と問題点第１図は、従来形の不揮発性メモリ装置に用い
られているメモリセルを示す。同図のメモリセル
は、MISトランジスタQ₁，Q₂，Q₃およびQ₄から
なる揮発性のスタテイツクメモリセル部１、およ
びフローテイングゲートを有するMISトランジス
タQ₆等を有する不揮発性メモリセル部２によつ
て構成され、１ビツト分のデータを記憶する。不
揮発性メモリセル部２はMISトランジスタQ₆の
他にMISトランジスタQ₅、トンネルキヤパシタ
TC₁およびTC₂、キヤパシタモジユールCM₁、お
よびキヤパシタC₁およびC₂を具備する。

第１図の回路において、スタテイツクメモリセ
ル部１は通常の揮発性スタテイツクRAM装置に
用いられているものと同じフリツプフロツプ形の
構成を有しており、ノードN₁およびN₂に接続さ
れた図示しないトランスフアゲート用トランジス
タを介してデータの書き込みおよび読み出しが行
なわれる。また、不揮発性メモリセル部２におい
ては、MISトランジスタQ₆のゲートを含む回路
が他の回路と切り離されたいわゆるフローテイン
グ状態となつており、このフローテイングゲート
回路に電子が注入されているか否かによつてデー
タを記憶することができる。したがつて、例えば
メモリ装置の電源Vccを遮断する前にスタテイツ
クメモリセル部のデータを不揮発性メモリセル部
２に転送しておき、該電源Vccの投入時に不揮発
性メモリセル部２から逆にスタテイツクメモリセ
ル部１にデータを転送する、すなわちリコールす
るような構成を用いることにより高速度の不揮発
性メモリ装置を実現することが可能になる。

今、例えばスタテイツクメモリセル部１に所定
のデータが書き込まれており、ノードN₁が低レ
ベル（Vss）、ノードN₂が高レベル（Vcc）であ
るものとする。この状態でスタテイツクメモリセ
ル部１のデータを不揮発性メモリセル部２に転送
する場合は制御用の電源V_HHを通常OVの状態か
ら例えば20ないし30Vに引き上げる。このときノ
ードN₁が低レベルであるからトランジスタQ₅は
カツトオフ状態となつており、キヤパシタモジユ
ールCM₁の電極D₁がフローテイング状態となつ
ているから電源V_HHの引き上げによつて容量カツ
プリングによりトランジスタQ₆のゲートが高電
圧に引き上げられる。なお、キヤパシタモジユー
ルCM₁の電極D₁とD₂間の容量Ｃ（D₁，D₂）およ
び電極D₁とD₃間の容量Ｃ（D₁，D₃）は共にトン
ネルキヤパシタTC₁およびTC₂の容量よりも充分
大きくなつているため、トランジスタQ₆のゲー
ト電圧はほぼ電源V_HHに近い電圧まで引き上げら
れる。これにより、トンネルキヤパシタTC₁の両
端に高電圧が印加され、トンネル現象によつて電
子が電源V_SSからトランジスタQ₆のフローテイン
グゲート側に注入され該フローテイングゲートに
負電荷が充電され該トランジスタQ₆がオフ状態
になる。この負電荷はメモリ装置の各電源V_CCお
よびV_HHを遮断した後も保持され、データの不揮
発的な記憶が行なわれる。

これに対して、スタテイツクメモリセル部１の
ノードN₁が高レベル、ノードN₂が低レベルであ
る場合はトランジスタQ₅がオン状態となるから、
電源V_HHを例えば20ないし30Vに引上げたときに
もキヤパシタモジユールCM₁の電極D₁は低レベ
ルに維持される。これにより、トンネルキヤパシ
タTC₂の両端に高電圧がかかり、トンネル現象に
よつて電子がトランジスタQ₆のフローテイング
ゲート側から電源V_HH側に引き抜かれ、該フロー
テイングゲートに正電荷が充電される。

次に、例えば電源投入時等に、不揮発性メモリ
セル部２のデータを揮発性メモリセル部１に転送
する場合の動作を説明する。まず、電源V_CCおよ
びV_HHが共に例えばOV（＝V_SS）の状態から電源
V_CCのみを例えば5Vに上昇させる。このとき、も
しトランジスタQ₆のフローテイングゲートに電
子が蓄積されておればトランジスタQ₆がカツト
オフ状態となつておりキヤパシタC₂とノードN₂
の間は遮断されている。そして、ノードN₁はキ
ヤパシタC₁と接続されているため、電源V_CCの引
き上げによつて負荷容量の大きいノードN₁側が
低レベル、ノードN₂側が高レベルとなるよう揮
発性メモリセル部１のフリツプフロツプ回路がセ
ツトされる。逆に、もしトランジスタQ₆のフロ
ーテイングゲートから電子が抜きとられており、
該フローテイングゲートに正電荷が充電されてお
れば、該トランジスタQ₆がオン状態とされ、ノ
ードN₂とキヤパシタC₂とが接続されている。そ
して、キヤパシタC₂の容量はキヤパシタC₁の容
量よりも充分大きいから、電源V_CCの引き上げに
よつてノードN₂が低レベル、ノードN₁が高レベ
ルになるよう揮発性メモリセル部１のフリツプフ
ロツプ回路がセツトされる。このようにして、ト
ランジスタQ₆のフローテイングゲートの電荷に
応じたデータが揮発性メモリセル部１にセツトさ
れ、第１図の回路を用いることにより不揮発性の
メモリ装置を構成することが可能になる。

しかしながら、第１図の従来形の回路において
はトンネルキヤパシタが２個用いられており、ト
ンネルキヤパシタは絶縁膜の厚さと膜質を精密に
合せる必要があるため、記憶装置の歩留まりが悪
化するという不都合があつた。

発明の目的本発明の目的は、前述の従来形における問題点
にかんがみ、半導体記憶装置において、各メモリ
セル毎に１個のトンネルキヤパシタを用いるとい
う構想にもとづき、記憶装置の歩留まりを改善す
ることにある。

発明の構成そしてこの目的を達成するために、本発明の一
形態（以下第１発明という）によれば、フリツプ
フロツプ形の構成を有する揮発性メモリセルと、
該揮発性メモリセルに一対一で対応する不揮発性
メモリセルとを具備し、該不揮発性メモリセル
は、フローテイングゲートを有し且つ記憶情報に
応じてオン又はオフするトランジスタと、該トラ
ンジスタ及び前記揮発性メモリセルに接続され前
記不揮発性メモリセルの記憶情報を前記揮発性メ
モリセルへ転送するリコール回路と、一方の電極
が前記フローテイングゲートに接続されたトンネ
ルキヤパシタと、該トンネルキヤパシタの他方の
電極に接続された第１の書込み回路と、該トンネ
ルキヤパシタの一方の電極に容量的に結合された
第２の書込み回路とを有し、前記揮発性メモリセ
ルの記憶情報に応じて、第１の書込み回路又は第
２の書込み回路のいずれか一方から前記トンネル
キヤパシタに対して書込み電圧を与え、前記トン
ネルキヤパシタに於けるトンネル効果により前記
フローテイングゲートへの電子の注入又は該フロ
ーテイングゲートからの電子の放出を行なうこと
を特徴とする半導体記憶装置が提供される。

また本発明の他の形態（以下第２発明という）
によれば、フリツプフロツプ形の構成を有する揮
発性メモリセルと、該揮発性メモリセルに一対一
で対応する不揮発性メモリセルとを具備し、該不
揮発性メモリセルは、フローテイングゲートを有
し且つ記憶情報に応じてオン又はオフするトラン
ジスタと、該トランジスタ及び前記揮発性メモリ
セルに接続され前記不揮発性メモリセルの記憶情
報を前記揮発性メモリセルへ転送するリコール回
路と、一方の電極が該フローテイングゲートに接
続されたトンネルキヤパシタと、該トンネルキヤ
パシタの他方の電極と高電圧制御電源端子間に接
続された第１のトランジスタと、一方の電極が前
記フローテイングゲートに接続されたキヤパシタ
と、該キヤパシタの他方の電極と前記高電圧制御
電源端子間に接続された第２のトランジスタと、
前記第１、第２のトランジスタのゲートと前記揮
発性メモリセルとの間に接続され前記揮発性メモ
リセルの記憶情報に応じて前記第１、第２のトラ
ンジスタの一方をオンさせるスイツチ手段とを具
備し、前記揮発性メモリセルの記憶情報に応じて
前記第１、第２のトランジスタのいずれか一方か
ら前記トンネルキヤパシタに対して書込み電圧を
与え、前記トンネルキヤパシタに於けるトンネル
効果により前記フローテイングゲートへの電子の
注入又は該フローテイングゲートからの電子の放
出を行なうことを特徴とする半導体記憶装置が提
供される。

更に本発明の他の形態（以下第３発明という）
によれば、フリツプフロツプ形の構成を有する揮
発性メモリセルと、該揮発性メモリセルに一対一
で対応する不揮発性メモリセルとを具備し、該不
揮発性メモリセルは、トンネルゲート電極を有し
且つ記憶情報に応じてオン又はオフするトランジ
スタと、該トランジスタ及び前記揮発性メモリセ
ルに接続され前記不揮発性メモリセルの記憶情報
を前記揮発性メモリセルへ転送するリコール回路
と、前記トンネルゲート電極と高電圧制御電源端
子との間に接続されたトンネルキヤパシタと、前
記トンネルゲート電極と前記高電圧制御電源端子
との間に直列に接続された第１、第２のキヤパシ
タと、前記第１のキヤパシタと前記第２のキヤパ
シタとの共通接続点の電位を前記揮発性メモリセ
ルの記憶情報に応じて制御するスイツチ手段とを
具備し、前記トンネルキヤパシタに於けるトンネ
ル効果により前記トンネルゲート電極への電子の
注入又は該トンネルゲート電極からの電子の放出
を行なうことを特徴とする半導体記憶装置が提供
される。

発明の実施例以下図面により本発明の実施例を説明する。第
２図は、上記第１発明の１実施例に係る半導体記
憶装置に用いられるメモリセルの１例を示す。同
図のメモリセルは、第１図のメモリセルと同じ揮
発性メモリセル部１および相異なる構成を有する
不揮発性メモリセル部３を具備する。不揮発性メ
モリセル部３は、MISトランジスタQ₅，Q₆およ
びQ₇、キヤパシタモジユールCM₂、キヤパシタ
C₁，C₂，C₃およびC₄等によつて構成されている。
キヤパシタモジユールCM₂は電極D₅をはさみ図
示しない絶縁膜を介して２つの電極D₄およびD₆
が形成されたものであり、電極D₄とD₅の間の絶
縁膜は全部または一部が例えば100ないし200オン
グストロームと薄くなつており、これらの電極
D₄，D₅間でトンネルキヤパシタが形成されてい
る。なお、キヤパシタC₂の容量はキヤパシタC₁
の容量より大きくなつており、キヤパシタC₃，
C₄の容量およびキヤパシタモジユールCM₂の電
極D₅，D₆間の容量Ｃ（D₅，D₆）は共にキヤパシ
タモジユールCM₂の電極D₄，D₅間の容量Ｃ（D₄，
D₅）よりも充分大きくなつている。

第２図の回路において、スタテイツクメモリセ
ル部１のデータを不揮発性メモリセル部３に転送
する場合の動作を説明する。今、例えば、ノード
N₁が低レベル、ノードN₂が高レベルとなるよう
にスタテイツクメモリセル部１のフリツプフロツ
プ回路がセツトされているものとする。この状態
で、電源V_HHをV_SS（例えばOV）から20ないし30V
に引き上げる。このとき、ノードN₁が低レベル
であるからトランジスタQ₅がカツトオフ状態に
なつており、ノードN₂が高レベルであるからト
ランジスタQ₇がオン状態となつている。したが
つて、キヤパシタモジユールCM₂の電極D₄の電
位は低レベルとなつており、制御用の電源V_HHは
キヤパシタC₃およびキヤパシタモジユールCM₂
の直列回路に印加される。前述のように、キヤパ
シタC₃の容量およびキヤパシタモジユールCM₂
の電極D₅とD₆間の容量Ｃ（D₅，D₆）は共にキヤ
パシタモジユールCM₂の電極D₄とD₅間の容量Ｃ
（D₄，D₅）よりも充分大きいから、電源V_HHの大
部分の電圧は該容量Ｃ（D₄，D₅）に印加される。
したがつて、トンネル効果により電極D₄からD₅
に電子が注入され、トランジスタQ₆のフローテ
イングゲート回路に負の電荷が充電され、該トラ
ンジスタQ₆がオフ状態になり、揮発性メモリセ
ル部１から不揮発性メモリセル部３へのデータの
退避が完了する。

これに対して、スタテイツクメモリセル部１の
ノードN₁が高レベル、ノードN₂が低レベルの場
合はトランジスタQ₅がオン、トランジスタQ₇が
オフ状態になる。したがつて、キヤパシタC₄お
よびキヤパシタモジユールCM₂の直列回路に電
源V_HHが印加され、各キヤパシタの容量関係から
該電源V_HHの電圧の大部分はキヤパシタモジユー
ルCM₂の電極D₄，D₅間に印加される。但し、こ
の場合は前述の場合と異なる電極D₄側が電極D₅
側より高電圧になるような極性で電圧が印加され
るから、トンネル効果によりトランジスタQ₆の
フローテイングゲート回路の電子が電極D₄側に
抜き取られる。したがつて、フローテイングゲー
ト回路が正電荷で充電されトランジスタQ₆がオ
ン状態になり揮発性メモリセル部１から不揮発性
メモリセル部３への退避が完了する。

次に、不揮発性メモリセル３のデータを揮発性
メモリセル部１に転送する場合の動作を説明す
る。第１図の回路の場合と同様に、まず、電源
V_CCおよびV_HHが共に例えばOVの状態から、電源
V_CCのみを例えば5Vに上昇させる。この時、もし
トランジスタQ₆のフローテイングゲート回路に
負電荷が充電されておれば該トランジスタQ₆が
キヤパシタC₂とノードN₂の間が遮断されている。
そして、ノードN₁はキヤパシタC₁と接続されて
いるため、電源V_CCの引き上げによつて負荷容量
の大きいノードN₁側がレベル、ノードN₂側が高
レベルとなるよう揮発性メモリセル部１のフリツ
プフロツプ回路がセツトされる。逆に、もしトラ
ンジスタQ₆のフローテイングゲートから電子が
抜き取られており、該フローテイングゲートに正
電荷が充電されておれば、該トランジスタQ₆が
オン状態とされ、ノードN₂とキヤパシタC₂とが
接続されている。そして、前述のようにキヤパシ
タC₂の容量はキヤパシタC₁の容量よりも大きい
から、電源V_CCの引き上げによつてノードN₂が低
レベル、ノードN₁が高レベルになるよう揮発性
メモリセル部１のフリツプフロツプ回路がセツト
される。このようにして、本実施例ではキヤパシ
タC₁，C₂によりリコール回路が構成され、トラ
ンジスタQ₆のフローテイングゲートの電荷に応
じたデータが揮発性メモリセル部１にセツトさ
れ、不揮発性メモリセル部３から揮発性メモリセ
ル部１へのデータの復帰が行なわれる。

第２図の回路においては、トンネルキヤパシタ
が１個しか使用されていないから、従来形に比較
して、記憶装置の歩留りを大幅に改善することが
可能になる。

第３図は、上記第１発明の他の実施例に係わる
半導体記憶装置に用いられるメモリセルの回路構
成を示す。同図のメモリセルは、電気回路的には
第２図のメモリセルと同じである。但し、第３図
のメモリセルは２個のキヤパシタモジユール
CM₁およびCM₃を具備する。キヤパシタモジユ
ールCM₁は、３つの電極D₁，D₂，D₃を有し、電
極D₁とD₂とによつて第２図のキヤパシタC₃を構
成し、電極D₁とD₃によつて第２図のキヤパシタ
モジユールCM₂における電極D₅とD₆によつて構
成されるキヤパシタに相当するキヤパシタを構成
している。また、キヤパシタモジユールCM₃は
３つの電極D₇，D₈，D₉を有し、電極D₇とD₈とに
よつて第２図のキヤパシタC₄に相当するキヤパ
シタを構成し、電極D₈とD₉とによつて第２図の
電極D₄とD₅とによつて構成されるトンネルキヤ
パシタに相当するトンネルキヤパシタを構成して
いる。但し、第２図のメモリセルにおいては、キ
ヤパシタモジユールCM₂を半導体基板上に形成
された２層構造の多結晶シリコン等による導電層
によつて形成する必要があるのに対し、第３図の
メモリセルにおいては各キヤパシタモジユール
CM₁およびCM₃を共に１層の導電層によつて形
成することが可能であるから素子構造をより簡単
にすることが可能になる。その他の部分の構成お
よび動作は第２図のメモリセルの場合と同じであ
るから説明を省略する。

第４図は、上記第１発明のさらに他の実施例に
係る半導体記憶装置に用いられるメモリセルの回
路構成を示す。同図のメモリセルにおいては、第
３図のメモリセルにおけるキヤパシタC₂を除去
し揮発性メモリセル部１のノードN₂とトランジ
スタQ₆のドレイン間にリコール用のトランジス
タQ₈が新たに挿入されている。すなわち、本実
施例ではキヤパシタC₁とリコール用のトランジ
スタQ₈とによつてリコール回路が構成される。
その他の部分は第３図のメモリセルと同じであ
り、同一参照符号で示されている。

第４図の回路においては、トランジスタQ₈は
不揮発性メモリセル部５のデータを揮発性メモリ
セル部１に転送する場合に短時間だけオンとされ
る。すなわち、トランジスタQ₈のゲートに印加
されるリコール用電圧V_RCは電源V_CCの投入時に
短時間だけ印加される。これにより、不揮発性メ
モリセル部５のデータを揮発性メモリセル部１に
転送する場合、もしトランジスタQ₆のフローテ
イングゲート回路に正電荷が充電されており該ト
ランジスタQ₆がオンとなつている場合にはトラ
ンジスタQ₈が短時間だけオンとなることによつ
てノードN₂の電圧を引き下げる働きをする。こ
のような動作により、リコール用キヤパシタC₂
を用いることなく不揮発性メモリセル部のデータ
を揮発性メモリセル部１に転送することが可能に
なり、半導体基板上におけるメモリセルの専有面
積を少なくすることが可能になる。また、第４図
のメモリセルにおいては、リコール用トランジス
タQ₈がカツトオフしている時はトランジスタQ₆
のドレイン電圧が低レベル（V_SS）となるため、
ドレインからゲートにホツトエレクトロンがとび
込むことがなくなりフローテイングゲート回路の
電荷量の変動が防止され長時間にわたり安定にデ
ータ保持を行なうことが可能となる。

第５図は、上記第１発明のさらに他の実施例に
係わる半導体記憶装置に用いられるメモリセルの
回路構成を示す。同図のメモリセルは、第４図の
メモリセルにさらにリコール用キヤパシタC₂を
負荷したものである。その他の部分は第４図のメ
モリセルと同じであり同一参照符号で示されてい
る。第５図のメモリセルにおいては、リコール用
キヤパシタC₂とリコール用トランジスタQ₈とを
併用することによつて不揮発性における占有面積
は小さくすることができないが、リコール用トラ
ンジスタQ₈を用いることによつて、第４図のメ
モリセルと同様に、トランジスタQ₆のフローテ
イングゲートの電荷量の変動が少なくなり、デー
タ保持を長時間にわたり安定に行なうことが可能
になる。

第６図は、上記第１発明のさらに他の実施例に
係る半導体記憶装置に用いられるメモリセルの回
路構成を示す。同図のメモリセルにおける不揮発
性メモリセル部１０は、MISトランジスタQ₆，
Q₁₆，Q₁₇、キヤパシタC₁，C₂，C₁₂，C₁₃、およ
びキヤパシタモジユールCM₄を具備する。キヤ
パシタモジユールCM₄は、第２図のキヤパシタ
モジユールCM₂と同様に、電極D₁₂，D₁₃間がト
ンネルキヤパシタ、電極D₁₃，D₁₄間が通常のキ
ヤパシタとして構成されている。

第６図のメモリセルにおいて、揮発性メモリセ
ル部１から不揮発性メモリセル部１０にデータを
退避する場合、例えばノードN₁が高レベル、ノ
ードN₂が低レベルであるものとする。そして電
源V_CCが印加されている状態で電源V_HHを高電圧
に引き上げるとキヤパシタモジユールCM₄の電
極D₁₂側がキヤパシタC₁₂によつて高電圧に引き上
げられ、電極D₁₄側は低レベルに保持される。こ
れにより、電極D₁₃から電極D₁₂側に電子が抜き
取られ、トランジスタQ₆のフローテイングゲー
ト回路に正電荷が充電される。逆に、ノードN₁
が低レベル、ノードN₂が高レベルの場合は、電
極D₁₂側から電極D₁₃側に電子が注入され、フロ
ーテイングゲート回路に負電荷が充電される。ま
た、不揮発性メモリセル部１０から揮発性メモリ
セル部１にデータを復帰させる場合の動作は前述
の各実施例の説明から容易に類推できるからその
説明を省略する。

第７図ａは、上記第２発明の実施例に係る半導
体記憶装置に用いられるメモリセルの回路構成を
示す。同図のメモリセルは、揮発性メモリセル部
１と不揮発性メモリセル部７とを有し、揮発性メ
モリセル部１は前記各実施例におけるものと同じ
である。不揮発性メモリセル部７は、エンハンス
メント形のMISトランジスタQ₅，Q₆，Q₇、デプ
レツシヨンあるいはエンハンスメント形トランジ
スタQ₉，Q₁₀、キヤパシタC₁，C₂，C₅，C₆，C₇、
および１個のトンネルキヤパシタTC₃を具備す
る。

第７図ａの回路において、揮発性メモリセル部
１のデータを不揮発性メモリセル部７に退避する
場合は、電源V_HHを高電圧に引き上げる。このと
き、揮発性メモリセル部１のノードN₁が高レベ
ル、ノードN₂が低レベルであればトランジスタ
Q₅がオン、トランジスタQ₇がオフ状態となつて
いる。したがつて、電源V_HHを引き上げた場合ト
ランジスタQ₉のゲート電圧は上昇しないが、ト
ランジスタQ₁₀のゲート電圧はキヤパシタC₇の作
用によつて一時的に上昇する。これにより、トン
ネルキヤパシタTC₃の電極D₁₀の電位がほぼ電源
V_HHの電圧まで引き上げられる。一方、トランジ
スタQ₉のゲート電圧は上昇しないため、キヤパ
シタC₆の電極D₁₁の電圧はほとんど上昇しない。
したがつて、トンネルキヤパシタTC₃とキヤパシ
タC₆の直列回路にほぼ電源V_HHの電圧が印加され
るが、キヤパシタC₆の容量はトンネルキヤパシ
タTC₃の容量より充分大きくなつているのでほと
んどの電圧はトンネルキヤパシタTC₃に印加され
る。これにより、トンネルキヤパシタTC₃のフロ
ーテイングゲート回路側から電極D₁₀側に電子が
抜き取られ、フローテイングゲート回路が正の電
荷によつて充電される。

これに対して、揮発性メモリセル部１のノード
N₁が低レベル、ノードN₂が高レベルの場合はト
ランジスタQ₇がオン、トランジスタQ₅がオフと
なり上述と同様の動作によつてキヤパシタC₆の
電極D₁₁側にほぼ電源V_HHが印加され、トンネル
キヤパシタTC₃の電極D₁₀側に低レベルの電圧
（例えばトランジスタQ₉，Q₁₀がデプレツシヨン
形の場合１ないし2V）が印加されるのみである。
これにより、トンネルキヤパシタTC₃の電極D₁₀
側からフローテイングゲート回路側に電子が注入
される。

なお、不揮発性メモリセル部７から揮発性メモ
リセル部１へのデータ転送動作は前述の各実施例
の場合と同じであるから説明を省略する。なお、
Q₉，Q₁₀がデプレツシヨン形の場合は第７図ｂの
構成を用いることも可能である。

第８図は、上記第３発明の実施例に係る半導体
記憶装置のメモリセルの回路構成を示す。同図の
メモリセルの不揮発性メモリセル部９はMISトラ
ンジスタQ₅，Q₁₄，Q₁₅、キヤパシタC₁、キヤパ
シタモジユールCM₁、トンネルキヤパシタTC₆を
具備する。トランジスタQ₁₄はゲート絶縁膜の一
部が例えば100ないし200オングストロームと薄く
されており、トンネルキヤパシタをも兼ねてい
る。

第８図のメモリセルにおいて、揮発性メモリセ
ル部１のデータを不揮発性メモリセル部９に退避
する場合、例えばノードN₁が高レベル、ノード
N₂が低レベルであるものとするトランジスタQ₅
がオン状態になつている。この状態で電源V_HHを
高電圧に引き上げるとトンネルキヤパシタTC₆お
よびキヤパシタモジユールCM₁の電極D₁，D₃に
よつて構成されるキヤパシタの直列回路に該高電
圧が印加される。キヤパシタモジユールCM₁の
電極D₁とD₃間の容量Ｃ（D₁，D₃）はトンネルキ
ヤパシタTC₆の容量より充分大きいものとすると
電源V_HHの大部分の電圧はトンネルキヤパシタ
TC₆に印加される。したがつて、トンネル効果に
よりトランジスタQ₁₄のフローテイングゲート回
路の電子が抜き取られ、該フローテイングゲート
回路に正電荷が充電される。

これに対して、ノードN₁が低レベル、ノード
N₂が高レベルの場合はトランジスタQ₅がオフと
なり、電源V_HHの引き上げによつてトランジスタ
Q₁₄のフローテイングゲート回路が高電圧に引き
上げられる。これにより、トランジスタQ₁₄のゲ
ート電極と半導体基板によつて構成されるトンネ
ルキヤパシタを介してフローテイングゲート回路
に電子が注入され、該フローテイングゲート回路
に負電荷が充電される。

不揮発性メモリセル部９から揮発性メモリセル
部１にデータ転送を行なう場合の動作は前述の各
実施例の場合の説明より容易に類推できるから説
明を省略する。

第９図は、第３図のメモリセルの半導体基板上
におけるパターンレイアウトを示す。但し、第９
図においては、揮発性メモリセル部１のデプレツ
シヨン形負荷トランジスタQ₃，Q₄が共に多結晶
シリコンによる抵抗負荷R₁，R₂に置き代えられ
ている。

第９図において、参照符号Ｆは図示しない半導
体基板内に形成されたソースおよびドレイン等の
拡散領域であり、P₁，P₂，P₃はそれぞれ第１層、
第２層、第３層の導電層すなわち多結晶シリコン
層である。なお、第３層の導電層P₃は点線で示
されており、該導電層P₃との他の導電層とのコ
ンタクト部は参照符号H₁，H₂，…で示されてい
る。

第９図においては、第３図のメモリセルの揮発
性メモリセル部１のトランジスタQ₁，Q₂の負荷
抵抗R₁，R₂は電源V_CCからコンタクト部H₁およ
びH₂に到る第３層の導電層の部分を高抵抗導電
層とすることによつて形成されている。揮発性メ
モリセル部のトランジスタQ₁，Q₂および不揮発
性メモリセル部４のトランジスタQ₅，Q₇は共に
拡散領域Ｆと第２層の導電層P₂によつて形成さ
れ、トランジスタQ₆は拡散領域Ｆと第１層の導
電層P₁によつて形成されている。キヤパシタモ
ジユールCM₁は拡散領域Ｆと第１および第２層
の導電層P₁およびP₂とによつて形成されている。
キヤパシタモジユールCM₃は拡散領域Ｆと第１
および第２層の導電層P₁およびP₂とによつて形
成されている。なお、キヤパシタモジユール
CM₃の電極D₈，D₉によつて形成されるトンネル
キヤパシタTCにおいては、拡散領域Ｆと第１層
の導電層P₁との間の絶縁膜が100ないし200オン
グストローム程度に薄くなつている。

第１０図は、第４図のメモリセルのパターンレ
イアウトを示す。同図のレイアウトにおいても揮
発性メモリセル部１のデプレツシヨン形負荷トラ
ンジスタQ₃，Q₄が共に多結晶シリコン等による
抵抗負荷R₁，R₂に置き代えられている。また、
各導電層、拡散領域、およびコンタクト部等は第
９図と同一参照符号で示されている。その他の各
部の構成も第９図についての上述の記述から容易
に類推できるから詳細な説明を省略する。なお、
第１０図のレイアウトにおいてはリコール用キヤ
パシタC₂が含まれていないため、第９図のレイ
アウトにおける場合よりも１個のメモリセル当り
の基板占有面積が小さくなつている。

発明の効果このように、本発明によれば、各メモリセルに
つき１個のトンネルキヤパシタを用いることによ
り製造歩留まりを大幅に改善した半導体記憶装置
を実現することが可能になる。

【図面の簡単な説明】

第１図は、従来形の半導体記憶装置に用いられ
ているメモリセルの回路構成を示す電気回路図、
第２図ないし第６図は、本発明の第１発明の実施
例に係る半導体記憶装置に用いられるメモリセル
の回路構成を示す電気回路図、第７図は、本発明
の第２発明の実施例に係る半導体記憶装置に用い
られるメモリセルの回路構成を示す電気回路図、
第８図は、本発明の第３発明の実施例に係る半導
体記憶装置に用いられるメモリセルの回路構成を
示す電気回路図、そして第９図および第１０図
は、それぞれ第３図および第４図のメモリセルの
半導体基板上におけるパターンレイアウトを示す
平面図である。 Q₁，Q₂，…，Q₁₇：MISトランジスタ、C₁，
C₂，…，C₁₃：キヤパシタ、TC₁，TC₂，…，
TC₆：トンネルキヤパシタ、CM₁，CM₂，CM₃，
CM₄：キヤパシタモジユール、D₁，D₂，…，
D₁₄：電極、P₁：第１層目の導電層、P₂：第２層
目の導電層、P₃：第３層目の導電層、Ｆ：拡散
領域、H₁，H₂，H₃，H₄：コンタクト部、R₁，
R₂：負荷抵抗。

Claims

【特許請求の範囲】１フリツプフロツプ形の構成を有する揮発性メ
モリセルと、該揮発性メモリセルに一対一で対応
する不揮発性メモリセルとを具備し、該不揮発性
メモリセルは、フローテイングゲートを有し且つ
記憶情報に応じてオン又はオフするトランジスタ
と、該トランジスタ及び前記揮発性メモリセルに
接続され前記不揮発性メモリセルの記憶情報を前
記揮発性メモリセルへ転送するリコール回路と、
一方の電極が前記フローテイングゲートに接続さ
れたトンネルキヤパシタと、該トンネルキヤパシ
タの他方の電極に接続された第１の書込み回路
と、該トンネルキヤパシタの一方の電極に容量的
に結合された第２の書込み回路とを有し、前記揮
発性メモリセルの記憶情報に応じて、第１の書込
み回路又は第２の書込み回路のいずれか一方から
前記トンネルキヤパシタに対して書込み電圧を与
え、前記トンネルキヤパシタに於けるトンネル効
果により前記フローテイングゲートへの電子の注
入又は該フローテイングゲートからの電子の放出
を行なうことを特徴とする半導体記憶装置。２該リコール回路は、該揮発性メモリセルの一
方の入出力ノードと電源との間に接続された第１
のリコール用キヤパシタと、該フローテイングゲ
ートを有するトランジスタのソースと電源との間
に接続された第２のリコール用キヤパシタとによ
り構成される、特許請求の範囲第１項に記載の半
導体記憶装置。３該リコール回路は、該揮発性メモリセルの一
方の入出力ノードと電源との間に接続されたリコ
ール用キヤパシタと、該揮発性メモリセルの他方
の入出力ノードと該フローテイングゲートを有す
るトランジスタのドレインとの間に接続されたリ
コール用トランジスタとにより構成される、特許
請求の範囲第１項に記載の半導体記憶装置。４該リコール用トランジスタは該不揮発性メモ
リセルから該揮発性メモリセルにデータ転送を行
なう場合に短時間だけオンとされる特許請求の範
囲第３項に記載の半導体記憶装置。５フリツプフロツプ形の構成を有する揮発性メ
モリセルと、該揮発性メモリセルに一対一で対応
する不揮発性メモリセルとを具備し、該不揮発性
メモリセルは、フローテイングゲートを有し且つ
記憶情報に応じてオン又はオフするトランジスタ
と、該トランジスタ及び前記揮発性メモリセルに
接続され前記不揮発性メモリセルの記憶情報を前
記揮発性メモリセルへ転送するリコール回路と、
一方の電極が該フローテイングゲートに接続され
たトネルキヤパシタと、該トネルキヤパシタの他
方の電極と高電圧制御電源端子間に接続された第
１のトランジスタと、一方の電極が前記フローテ
イングゲートに接続されたキヤパシタと、該キヤ
パシタの他方の電極と前記高電圧制御電源端子間
に接続された第２のトランジスタと、前記第１、
第２のトランジスタのゲートと前記揮発性メモリ
セルとの間に接続され前記揮発性メモリセルの記
憶情報に応じて前記第１、第２のトランジスタの
一方をオンさせるスイツチ手段とを具備し、前記
揮発性メモリセルの記憶情報に応じて前記第１、
第２のトランジスタのいずれか一方から前記トン
ネルキヤパシタに対して書込み電圧を与え、前記
トンネルキヤパシタに於けるトンネル効果により
前記フローテイングゲートへの電子の注入又は該
フローテイングゲートからの電子の放出を行なう
ことを特徴とする半導体記憶装置。６フリツプフロツプ形の構成を有する揮発性メ
モリセルと、該揮発性メモリセルに一対一で対応
する不揮発性メモリセルとを具備し、該不揮発性
メモリセルは、トンネルゲート電極を有し且つ記
憶情報に応じてオン又はオフするトランジスタ
と、該トランジスタ及び前記揮発性メモリセルに
接続され前記不揮発性メモリセルの記憶情報を前
記揮発性メモリセルへ転送するリコール回路と、
前記トンネルゲート電極と高電圧制御電源端子と
の間に接続されたトンネルキヤパシタと、前記ト
ンネルゲート電極と前記高電圧制御電源端子との
間に直列に接続された第１、第２のキヤパシタ
と、前記第１のキヤパシタと前記第２のキヤパシ
タとの共通接続点の電位を前記揮発性メモリセル
の記憶情報に応じて制御するスイツチ手段とを具
備し、前記トンネルキヤパシタに於けるトンネル
効果により前記トンネルゲート電極への電子の注
入又は該トンネルゲート電極からの電子の放出を
行なうことを特徴とする半導体記憶装置。