JPS6084859A - 相補型半導体装置及びその製造方法 - Google Patents
相補型半導体装置及びその製造方法Info
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- JPS6084859A JPS6084859A JP58191924A JP19192483A JPS6084859A JP S6084859 A JPS6084859 A JP S6084859A JP 58191924 A JP58191924 A JP 58191924A JP 19192483 A JP19192483 A JP 19192483A JP S6084859 A JPS6084859 A JP S6084859A
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- gate electrode
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- semiconductor device
- channel transistor
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
-
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- H10D84/8312—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having different source or drain region structures, e.g. IGFETs having symmetrical source or drain regions integrated with IGFETs having asymmetrical source or drain regions
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、相補型半導体装置及びその製造方法の改良に
関する。
関する。
従来、相補型半導体装置例えば相補型（Ｃ）ＭＯＳイン
バータとしては、第１図に示す如く、Ｎ型（１００）シ
リコン基板１にＰ型ウェル領域２を設け、前記基板１の
Ｐ型ウェル領域２外にＰチャネルトランジスタＴｐを、
かつＰ型ウェル領域２内にＮチャネルトランジスタＴＮ
を設けた桐造のものが知られている。以下に、このイン
バータの製造手順について説明する。
バータとしては、第１図に示す如く、Ｎ型（１００）シ
リコン基板１にＰ型ウェル領域２を設け、前記基板１の
Ｐ型ウェル領域２外にＰチャネルトランジスタＴｐを、
かつＰ型ウェル領域２内にＮチャネルトランジスタＴＮ
を設けた桐造のものが知られている。以下に、このイン
バータの製造手順について説明する。
まず、前記基板１にウェル領域２を形成した後、基板１
に厚い素子分離領域３を形成する。
に厚い素子分離領域３を形成する。
つづいて、前記基板１、ウェル領域２上に夫々ゲート絶
縁膜４１ｔ’Ｒを介してポリシリコン等によるゲート電
極５１＋５２を形成する。次いで、ウェル舶載２上にフ
ォトレジスト膜を選択的に塗布し、Ｐチャネルトランジ
スタＴ、側のゲート電極５．と上記フォトレジスト膜を
マスクとＳ嘴ηＮつ二ばポロンをイオン注入し ｐ＋型
のシース、ドレイン領域６．２を形成する。
縁膜４１ｔ’Ｒを介してポリシリコン等によるゲート電
極５１＋５２を形成する。次いで、ウェル舶載２上にフ
ォトレジスト膜を選択的に塗布し、Ｐチャネルトランジ
スタＴ、側のゲート電極５．と上記フォトレジスト膜を
マスクとＳ嘴ηＮつ二ばポロンをイオン注入し ｐ＋型
のシース、ドレイン領域６．２を形成する。
同様に、ＰチャネルトランジスタＴｐ側にフォトレジス
ト膜を塗布し、このフォトレジスト膜とゲート電極５．
をマスクとして砒素またはリンをイオン注入し、Ｎ 型
のソース、ドレイン領域８，９を形成する。その後、更
に層間絶縁膜１０を被おし、コンタクトホール１１・・
・を開口して配線層１２…を被層する。これにより、基
板１にＰチャネルトランジスタ（Ｔｐ）を有し、ウェル
領域２にＮチャネルトランジスタ（ＴＮ ）を有したＣ
ＭＯＳインバータ４製造される。なお、このＣＭＯＳイ
ンバータの各ソース、ドレイン領域６〜９は、１０ ”
〜１０”ｃｒｎ−３（Ｄ略均−な不純物濃度を有して
いる。
ト膜を塗布し、このフォトレジスト膜とゲート電極５．
をマスクとして砒素またはリンをイオン注入し、Ｎ 型
のソース、ドレイン領域８，９を形成する。その後、更
に層間絶縁膜１０を被おし、コンタクトホール１１・・
・を開口して配線層１２…を被層する。これにより、基
板１にＰチャネルトランジスタ（Ｔｐ）を有し、ウェル
領域２にＮチャネルトランジスタ（ＴＮ ）を有したＣ
ＭＯＳインバータ４製造される。なお、このＣＭＯＳイ
ンバータの各ソース、ドレイン領域６〜９は、１０ ”
〜１０”ｃｒｎ−３（Ｄ略均−な不純物濃度を有して
いる。
しかしながら、前述したＣＭＯＳインバータによれば、
次に示す欠点を有する。
次に示す欠点を有する。
■ 上記のような装置において、集積度を上げるために
ゲート長を短かくすると、前記ソース・ドレイン領域６
〜９の電界が強くなり、いわゆるインパクトアイオナイ
ゼイション（＠突電離）を生じ、Ｎチャネルトランジス
タではホットエフトロン、Ｐチャネルトランジスタでは
ホットホールがそれぞれのゲート絶縁膜’Ｉ＊’ｌに注
入され、それぞれのトランジスタの閾値変動を引き起こ
す。特にこのインパクトアイオナイゼイション化の効串
は、ＮチャネルトランジスタＴＮで著しく大きいため、
ＮチャネルトランジスタＴＮのゲート長の短縮化は困難
でしばしば間組となる。
ゲート長を短かくすると、前記ソース・ドレイン領域６
〜９の電界が強くなり、いわゆるインパクトアイオナイ
ゼイション（＠突電離）を生じ、Ｎチャネルトランジス
タではホットエフトロン、Ｐチャネルトランジスタでは
ホットホールがそれぞれのゲート絶縁膜’Ｉ＊’ｌに注
入され、それぞれのトランジスタの閾値変動を引き起こ
す。特にこのインパクトアイオナイゼイション化の効串
は、ＮチャネルトランジスタＴＮで著しく大きいため、
ＮチャネルトランジスタＴＮのゲート長の短縮化は困難
でしばしば間組となる。
■ ＰチャネルトランジスタＴｐのソース、ドレイン領
域６，７に注入されたボロンは拡散係数が大きいため、
前記ソース、ドレイン領域６，９形成後の熱処理工程に
おいて、図における深さ方向ばかりでなく横方向にも拡
散し、ゲート絶縁膜４．下にソース、ドレイン領域６，
７が大きく伸びる。特に、ゲート絶縁膜４．下に伸びる
横方向拡散は０．７〜０．８μｍもある場合があり、ゲ
ート電極５とソース、ドレイン領域６．７との寄生容量
の増大を招いて特性を悪化させる。
域６，７に注入されたボロンは拡散係数が大きいため、
前記ソース、ドレイン領域６，９形成後の熱処理工程に
おいて、図における深さ方向ばかりでなく横方向にも拡
散し、ゲート絶縁膜４．下にソース、ドレイン領域６，
７が大きく伸びる。特に、ゲート絶縁膜４．下に伸びる
横方向拡散は０．７〜０．８μｍもある場合があり、ゲ
ート電極５とソース、ドレイン領域６．７との寄生容量
の増大を招いて特性を悪化させる。
■ 前述した如く、ＰチャネルトランジスタＴ、のソー
ス、ドレイン領域６，７に注入されたポロンは拡散係数
が大きく、トランジスタが微細化されるにつれ、前記ソ
ース、ドレイン領域６，７の接合深さを洩くする為には
不純物讃度を低くする必要があり、これはソース、ドレ
イン領域６．２の抵抗増加を招き、トランジスタ特性を
悪化させる。なお、一般にトランジスタのゲート電極は
配線としても用いられ、この抵抗も信号伝達特性を悪化
させるので好ましくない。
ス、ドレイン領域６，７に注入されたポロンは拡散係数
が大きく、トランジスタが微細化されるにつれ、前記ソ
ース、ドレイン領域６，７の接合深さを洩くする為には
不純物讃度を低くする必要があり、これはソース、ドレ
イン領域６．２の抵抗増加を招き、トランジスタ特性を
悪化させる。なお、一般にトランジスタのゲート電極は
配線としても用いられ、この抵抗も信号伝達特性を悪化
させるので好ましくない。
本発明は、上記事情に鑑みてなされたもので、Ｎチャネ
ルトランジスタにおけるホットエレクトロンによる閾値
の開動と、Ｐチャネルトランジスタにおけるゲート絶縁
膜を挾みゲート電極下に伸びるソース、ドレイン領域の
横方向拡散による特性の劣化とを防止するとともに、Ｐ
チャネルトランジスタのソース、ドレイン領域の抵抗、
ゲート電極の抵抗を下げることのできる相補型半導体装
置及びその製造方法を提供することを目的とするもので
ある。
ルトランジスタにおけるホットエレクトロンによる閾値
の開動と、Ｐチャネルトランジスタにおけるゲート絶縁
膜を挾みゲート電極下に伸びるソース、ドレイン領域の
横方向拡散による特性の劣化とを防止するとともに、Ｐ
チャネルトランジスタのソース、ドレイン領域の抵抗、
ゲート電極の抵抗を下げることのできる相補型半導体装
置及びその製造方法を提供することを目的とするもので
ある。
本願第１の発明は、Ｎチャネルトランジスタのソース、
ドレイン領域が、そのゲート電極をマスクとして形成さ
れた低不純物領域と、同ゲート電極から離間して設けら
れた上記低不純物領域に重ねて形成された高不純物領域
とからなり、かつ上記２釉のトランジスタの少なくとも
Ｐチャネルトランジスタのソース、ドレイン領域及びゲ
ート電極上に低抵抗ｊ曽を設けることによって、上記目
的を達成することを図ったことを骨子とするものである
。
ドレイン領域が、そのゲート電極をマスクとして形成さ
れた低不純物領域と、同ゲート電極から離間して設けら
れた上記低不純物領域に重ねて形成された高不純物領域
とからなり、かつ上記２釉のトランジスタの少なくとも
Ｐチャネルトランジスタのソース、ドレイン領域及びゲ
ート電極上に低抵抗ｊ曽を設けることによって、上記目
的を達成することを図ったことを骨子とするものである
。
本願第２の発明は、半導体基板にウェル領域を形成した
後、前記基板、ウェル領域上にゲート絶縁膜を介してゲ
ート電極を夫々形成し、一方のゲート電極をマスクとし
て基板あるいはウェル領域に低濃度のＮ型の不純物をイ
オン注入して低不純物領域を形成し、前記ゲート電極の
側壁に夫々絶縁物を形成し、前記ゲート電極、絶縁物を
マスクとして基板、ウェル領域に夫々高濃度の異なる不
純物をイオン注入して高不純物領域を形成することによ
って、低不純物領域及び高不純物領域からなるＮ型のソ
ース、ドレイン領域を形成するとともに、高不純物領域
からなるＰ型のソース、ドレイン領域を形成し、少なく
ともＰチャネルトランジスタのソース、ドレイン領域及
びゲート電極上に低抵抗層を形成することによって、本
朝第１の発明と同じ効果を得ることを図ったものである
。
後、前記基板、ウェル領域上にゲート絶縁膜を介してゲ
ート電極を夫々形成し、一方のゲート電極をマスクとし
て基板あるいはウェル領域に低濃度のＮ型の不純物をイ
オン注入して低不純物領域を形成し、前記ゲート電極の
側壁に夫々絶縁物を形成し、前記ゲート電極、絶縁物を
マスクとして基板、ウェル領域に夫々高濃度の異なる不
純物をイオン注入して高不純物領域を形成することによ
って、低不純物領域及び高不純物領域からなるＮ型のソ
ース、ドレイン領域を形成するとともに、高不純物領域
からなるＰ型のソース、ドレイン領域を形成し、少なく
ともＰチャネルトランジスタのソース、ドレイン領域及
びゲート電極上に低抵抗層を形成することによって、本
朝第１の発明と同じ効果を得ることを図ったものである
。
以下、本発明の一実施例を第２図（、）〜（、）を参照
して説明する。
して説明する。
〔１〕まず、半導体基板としてのＮ型（１００）シリコ
ン基板（ウニ八）２１表面にＰ型ウェル領域２２を形成
した後、基板２１上に素子分離領域２３を形成した。つ
づいて、前記基板２１上に熱酸化膜及び例えばポリシリ
コン等の電極材とを積層被層した後、これらを同時に写
真蝕刻してゲート絶縁膜２４． 、２４゜とこのゲート
絶縁Ｉｆ！ ２ ’＋ ＋ ２４を上のゲート電極２５
．．２５．とを夫々形成した（第２図（−）図示）。次
いで、Ｐチャネルトランジ、スタ形成予定部側に図示し
ないレジスト膜を塗布し、ゲート電極２５．をマスクと
してＮチャネルトランジスタ形成予定部側に例えばリン
をイオン注入し、１０′７〜１０ ｃｍ の低澁度の第
１の不純物領域（低不純物領域）２６、．２６．全形成
した。更に、上記レジスト膜を除去した後、ウェハ２１
上ＩｔＩＫ厚き２０ρｏ 〜５０００ＡｃＤｓｔＯ，［
２ｙｌＣＶ Ｄ （Ｃｈｅｍｉｃａ６Ｖａｐｏｕｒ Ｄ
ｅｐｏｓｉｔｉｏｎ ）法によって堆積した（第２図（
ｂ）図示）。ここで、おいてはウニへ２ノ面の垂直方向
の膜厚が淳いものとなる。しかる後、前記ＳｉＯ，ｌ摸
２７をＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ ）法等の異方性エツチングによりエツチング
を行った。
ン基板（ウニ八）２１表面にＰ型ウェル領域２２を形成
した後、基板２１上に素子分離領域２３を形成した。つ
づいて、前記基板２１上に熱酸化膜及び例えばポリシリ
コン等の電極材とを積層被層した後、これらを同時に写
真蝕刻してゲート絶縁膜２４． 、２４゜とこのゲート
絶縁Ｉｆ！ ２ ’＋ ＋ ２４を上のゲート電極２５
．．２５．とを夫々形成した（第２図（−）図示）。次
いで、Ｐチャネルトランジ、スタ形成予定部側に図示し
ないレジスト膜を塗布し、ゲート電極２５．をマスクと
してＮチャネルトランジスタ形成予定部側に例えばリン
をイオン注入し、１０′７〜１０ ｃｍ の低澁度の第
１の不純物領域（低不純物領域）２６、．２６．全形成
した。更に、上記レジスト膜を除去した後、ウェハ２１
上ＩｔＩＫ厚き２０ρｏ 〜５０００ＡｃＤｓｔＯ，［
２ｙｌＣＶ Ｄ （Ｃｈｅｍｉｃａ６Ｖａｐｏｕｒ Ｄ
ｅｐｏｓｉｔｉｏｎ ）法によって堆積した（第２図（
ｂ）図示）。ここで、おいてはウニへ２ノ面の垂直方向
の膜厚が淳いものとなる。しかる後、前記ＳｉＯ，ｌ摸
２７をＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ ）法等の異方性エツチングによりエツチング
を行った。
このとき、ゲート電極２５． 、２５．の端面の段差部
に被着ブるＳ Ｉ Ｏ，膜２７が厚いため、ゲート電極
２５．．２５．の側壁にＳ ｔ Ｏ，膜２７′が残°り
た。なお、図では素子分離領域２３側に残った側壁Ｓｉ
ｎ、膜は特に示しでいない。この後、ウニへ２ノ上にレ
ジスト膜を被おし、Ｎチャネルトランジスタ形成手足部
側が銀山するように該レジスト膜を趙択的にエツチング
除去してレジストパターン２８をして砒素をドーズｉ３
ｘｌｏｍ でイオン注入し、高濃度の第２の不純物領域
（尚不純物領域） ２９． 、２９．を形成した。なお
、その結果、一方の第１、第２の不純物領域２６、．２
９．からソース領域３０が形成され、他方の第１、第２
の不純物領域２６．。
に被着ブるＳ Ｉ Ｏ，膜２７が厚いため、ゲート電極
２５．．２５．の側壁にＳ ｔ Ｏ，膜２７′が残°り
た。なお、図では素子分離領域２３側に残った側壁Ｓｉ
ｎ、膜は特に示しでいない。この後、ウニへ２ノ上にレ
ジスト膜を被おし、Ｎチャネルトランジスタ形成手足部
側が銀山するように該レジスト膜を趙択的にエツチング
除去してレジストパターン２８をして砒素をドーズｉ３
ｘｌｏｍ でイオン注入し、高濃度の第２の不純物領域
（尚不純物領域） ２９． 、２９．を形成した。なお
、その結果、一方の第１、第２の不純物領域２６、．２
９．からソース領域３０が形成され、他方の第１、第２
の不純物領域２６．。
２９、からドレイン領域３ノが形成された（第２図（ｃ
）図示）。
）図示）。
（ＩＩ）次に、前記レジストパターン２８を除去した後
１、Ｐ型ウェル２２をフォトレジスト膜で覆いボａｙを
Ｉ Ｘ １０” 〜３ Ｘ １０”ｃｒａ−”の濃度で
イオン注入した。ここで、このイオン注入は、Ｎチャネ
ルトランジスタの場合と同様に段差部に残存Ｓ ｉ Ｏ
Ｈ膜２２′が形成されているため、残存Ｓ１０を膜２７
’もマスクとして用いられる。そして、Ｐチャネルトラ
ンジスタのＰ 型のソース、ドレイン領域３２゜３３が
形成された。つづいて、７００〜１０００℃の熱処理に
よって、注入した不純物の活性化と拡散を行なった。こ
の結果、ソース、ドレイン領域３２．３：ｌは、Ｐチャ
ネルトランジスタのゲー°ト電極２５１に対して自己整
合的となった。次いで、淳さ５００〜１０００ Ａのチ
タン層を全面に蒸暑した後、７００〜９００℃で３０分
間熱処理を施した。
１、Ｐ型ウェル２２をフォトレジスト膜で覆いボａｙを
Ｉ Ｘ １０” 〜３ Ｘ １０”ｃｒａ−”の濃度で
イオン注入した。ここで、このイオン注入は、Ｎチャネ
ルトランジスタの場合と同様に段差部に残存Ｓ ｉ Ｏ
Ｈ膜２２′が形成されているため、残存Ｓ１０を膜２７
’もマスクとして用いられる。そして、Ｐチャネルトラ
ンジスタのＰ 型のソース、ドレイン領域３２゜３３が
形成された。つづいて、７００〜１０００℃の熱処理に
よって、注入した不純物の活性化と拡散を行なった。こ
の結果、ソース、ドレイン領域３２．３：ｌは、Ｐチャ
ネルトランジスタのゲー°ト電極２５１に対して自己整
合的となった。次いで、淳さ５００〜１０００ Ａのチ
タン層を全面に蒸暑した後、７００〜９００℃で３０分
間熱処理を施した。
その結果、Ｎチャネル、Ｐチャネルトランジスタのソー
ス、ドレイン領域３０〜３３及びゲート電極２５．．２
５１のシリコンは頗１ｉ己チタンと反応し、低抵抗層と
してのチタンシリサイド層３４・・・全形成した。この
１イ也の領域ではチタンシリサイド層を形成せずチタン
層のままである。、更に、過酸化水素：アンモニア：水
−５：１：１の混合液でチタン！−のみを越択的にエツ
チング除去した（第２図（ｄ）図示）。しかる後、全１
１に層間絶縁層３５を形成した後、Ｎチャネル、Ｐチャ
ネルトランジスタのソース、ドレイン領域３０〜３３及
びゲート電極２５．．２．５□の一部に対応する層間絶
縁ｙａｅを選択的に開口してコンタクトホール３６・・
・を形成し、良にＡＥ配線３７・・・を形成してＣＭＯ
Ｓインバータを製造した（第２図〈＠）図示）。
ス、ドレイン領域３０〜３３及びゲート電極２５．．２
５１のシリコンは頗１ｉ己チタンと反応し、低抵抗層と
してのチタンシリサイド層３４・・・全形成した。この
１イ也の領域ではチタンシリサイド層を形成せずチタン
層のままである。、更に、過酸化水素：アンモニア：水
−５：１：１の混合液でチタン！−のみを越択的にエツ
チング除去した（第２図（ｄ）図示）。しかる後、全１
１に層間絶縁層３５を形成した後、Ｎチャネル、Ｐチャ
ネルトランジスタのソース、ドレイン領域３０〜３３及
びゲート電極２５．．２．５□の一部に対応する層間絶
縁ｙａｅを選択的に開口してコンタクトホール３６・・
・を形成し、良にＡＥ配線３７・・・を形成してＣＭＯ
Ｓインバータを製造した（第２図〈＠）図示）。
本発明に係るＣＭＯＳインバータは、第２図（６） Ｋ
示す如く、シリコン基板２１にＰ型ウェル領域２２を設
け、このウェル領域２２に低濃度、高濃度の不純物領域
２６□ 、２２．からなるソース領域３゜Ｏをかつ低幽
度、高＃ｉ反の不純物領域２６．’、２９．からなるド
レイン領域ｓＩ７を設け、更にＮチャネル、Ｐチャネル
トランジスタのソース、ドレイン領域２９〜３２及びゲ
ート電極２５．．２５．上にチタンシリサイド層３７．
？・・・を設けた構造になっている。
示す如く、シリコン基板２１にＰ型ウェル領域２２を設
け、このウェル領域２２に低濃度、高濃度の不純物領域
２６□ 、２２．からなるソース領域３゜Ｏをかつ低幽
度、高＃ｉ反の不純物領域２６．’、２９．からなるド
レイン領域ｓＩ７を設け、更にＮチャネル、Ｐチャネル
トランジスタのソース、ドレイン領域２９〜３２及びゲ
ート電極２５．．２５．上にチタンシリサイド層３７．
？・・・を設けた構造になっている。
しかして、本発明に係るＣＭＯＳインバータによれば、
高濃度の第２の不純物領域’２６．。
高濃度の第２の不純物領域’２６．。
２、！、とゲート絶縁膜２４．との開に低濃度の第１の
不純物領域２６．．２．ｆ、か形成されているため、ド
レイン領域３ノに′重圧を印加したときにドレイン領域
３ノ近傍に発生する電界を分散させることができ、イン
パクトアイオナイゼイションを制御できる。また、Ｎチ
ャネル、Ｐチャネルのトランジスタのソース、ドレイン
領域３０〜３３及びゲー・計電極２５．，２５を上のメ
タルシリサイド＃！ｊＳａ・・・の存在により、ソース
、ドレイン領域３０〜３３及びゲート電極２５．．２５
．を低抵抗化でき、デバイス特性を向上できる。
不純物領域２６．．２．ｆ、か形成されているため、ド
レイン領域３ノに′重圧を印加したときにドレイン領域
３ノ近傍に発生する電界を分散させることができ、イン
パクトアイオナイゼイションを制御できる。また、Ｎチ
ャネル、Ｐチャネルのトランジスタのソース、ドレイン
領域３０〜３３及びゲー・計電極２５．，２５を上のメ
タルシリサイド＃！ｊＳａ・・・の存在により、ソース
、ドレイン領域３０〜３３及びゲート電極２５．．２５
．を低抵抗化でき、デバイス特性を向上できる。
また、本発明によれば、Ｐチャネルトランジスタの製造
に際し、拡散係数の大きなポロンの横方向拡散を予め見
込んでゲート電極２５ｍの側壁に残存ＳｔＯ，膜２７′
を形成しておき、この残存ＳｉＯ，ＩＩ灸、’７’もマ
スクとしてボロンをイオン注入するため、ゲート絶縁膜
２４．を挾んでゲート電極２５．下に伸びるソース、ド
レイン領域３１．３２を容易Ｋ Ｏ，２μｍ以下に抑制
でき、寄生容量を低減できるう なお、上！ｄＷ施例では、チタンシリサイド層をＮチャ
ネル、Ｐチャネルトランジスタの夫々のソース、ドレイ
ン領域及びゲート電極上に形成する場合について述べた
が、これに限らず、例えばＰチャネルトランジスタの夫
々のソース、ドレイン領域及びゲート電極上のみに形成
する場合でも同様の効果が期待できる。以下、かかる場
合について第３図（ａ） ｔ （ｂ）を用いて説明する
。
に際し、拡散係数の大きなポロンの横方向拡散を予め見
込んでゲート電極２５ｍの側壁に残存ＳｔＯ，膜２７′
を形成しておき、この残存ＳｉＯ，ＩＩ灸、’７’もマ
スクとしてボロンをイオン注入するため、ゲート絶縁膜
２４．を挾んでゲート電極２５．下に伸びるソース、ド
レイン領域３１．３２を容易Ｋ Ｏ，２μｍ以下に抑制
でき、寄生容量を低減できるう なお、上！ｄＷ施例では、チタンシリサイド層をＮチャ
ネル、Ｐチャネルトランジスタの夫々のソース、ドレイ
ン領域及びゲート電極上に形成する場合について述べた
が、これに限らず、例えばＰチャネルトランジスタの夫
々のソース、ドレイン領域及びゲート電極上のみに形成
する場合でも同様の効果が期待できる。以下、かかる場
合について第３図（ａ） ｔ （ｂ）を用いて説明する
。
即ち、上記実施例のようにＰ 型のソース、ドレイン領
域３２．３３を形成後、厚さ１０００〜１５００Ａのチ
タンシリサイド層４１全スパツタ法により全面に蒸着し
、写真蝕刻法によりＰチャネルトランジスタのソース、
ドレイン領域３１．３２及びゲート電極２５．上のみに
チタンシリサイド層４１を残した（第３図（−）図示）
。
域３２．３３を形成後、厚さ１０００〜１５００Ａのチ
タンシリサイド層４１全スパツタ法により全面に蒸着し
、写真蝕刻法によりＰチャネルトランジスタのソース、
ドレイン領域３１．３２及びゲート電極２５．上のみに
チタンシリサイド層４１を残した（第３図（−）図示）
。
以下、実施例と同様にして層間絶縁膜３４、コンタクト
ボール３，６・・・及びＡｅ配紛３りを形成してＣＭＯ
Ｓインバータを製造する（第３図（ｂ）図示）。
ボール３，６・・・及びＡｅ配紛３りを形成してＣＭＯ
Ｓインバータを製造する（第３図（ｂ）図示）。
また、上記実施例で１寸、低抵抗層としてチタンシリサ
イド層を用いたが、これに限らず、モリブデンシリサイ
ド層、プラチナシリサイドｊ―、タンタルシリサイド層
、タングステンシリサイドＪｒＪ等のメタルシリサイド
層、あるいは他の材料層でもよい。ただし、相料によっ
てはシリサイド形成温度が変わるので、熱処理温度を適
宜変更する必要があるう 〔発明の効果〕 以上詳述した如く本発明によれば、Ｎチャネルトランジ
スタのホットエレクトロンによる閾値の変動と、Ｐチャ
ネルトランジスタのゲート電極に伸びるソース、ドレイ
ン領域の横方向拡散による特性の劣化、ソース、ドレイ
ン領域及方法を提供できるものである。
イド層を用いたが、これに限らず、モリブデンシリサイ
ド層、プラチナシリサイドｊ―、タンタルシリサイド層
、タングステンシリサイドＪｒＪ等のメタルシリサイド
層、あるいは他の材料層でもよい。ただし、相料によっ
てはシリサイド形成温度が変わるので、熱処理温度を適
宜変更する必要があるう 〔発明の効果〕 以上詳述した如く本発明によれば、Ｎチャネルトランジ
スタのホットエレクトロンによる閾値の変動と、Ｐチャ
ネルトランジスタのゲート電極に伸びるソース、ドレイ
ン領域の横方向拡散による特性の劣化、ソース、ドレイ
ン領域及方法を提供できるものである。
第１図は従来のＣＭＯＳインバータの断面図、第２図（
−）〜（、）は本発明の一実施例に係るＣＭＯＳインバ
ータの製造方法を工程順に示す断面図、第３図（ａ）
ｅ （ｂ）は本発明の他の実施例に係るＣＭＯＳインバ
ータの製造方法を工程順に示す断面図である。 ２−１・・・Ｎ型（１００）シリコン基板（半導体基板
）、２２・・・Ｐ型ウェル領域、２３・・・素子分離領
域、２４．．２４．・・・ゲート絶縁膜、２５Ｉ。 ２５！・・・ゲート電極、２６． 、２ ｔｉ、、 ２
９．。 ２９、・・・不純物領域、２７ 、２７’・・・５１０
２膜、３０．３２・・・ソース領域、３１．３３・・・
ドレイン領域、３４．４１・・・チタンシリサイド層（
低抵抗層）、３５・・・層間絶縁膜、３６・・・コンタ
クトホール、３７・・・ＡＪ配線。 出−人に程人 弁理士 鈴 圧式 彦
−）〜（、）は本発明の一実施例に係るＣＭＯＳインバ
ータの製造方法を工程順に示す断面図、第３図（ａ）
ｅ （ｂ）は本発明の他の実施例に係るＣＭＯＳインバ
ータの製造方法を工程順に示す断面図である。 ２−１・・・Ｎ型（１００）シリコン基板（半導体基板
）、２２・・・Ｐ型ウェル領域、２３・・・素子分離領
域、２４．．２４．・・・ゲート絶縁膜、２５Ｉ。 ２５！・・・ゲート電極、２６． 、２ ｔｉ、、 ２
９．。 ２９、・・・不純物領域、２７ 、２７’・・・５１０
２膜、３０．３２・・・ソース領域、３１．３３・・・
ドレイン領域、３４．４１・・・チタンシリサイド層（
低抵抗層）、３５・・・層間絶縁膜、３６・・・コンタ
クトホール、３７・・・ＡＪ配線。 出−人に程人 弁理士 鈴 圧式 彦
Claims (1)
- 【特許請求の範囲】 （１）表面にウェル領域を有する半導体基板上に形成さ
れたゲート電極とソース、ドレイン領域とを有するＮチ
ャネルトランジスタおよびＰチャネルトランジスタから
なる相補型半導体装置において、Ｎチャネルトランジス
タのソース、ドレイン領域が、そのゲート電極をマスク
として形成された低不純物領域と、同ゲート電極から離
間して設けられた上記低不純物領域に重ねて形成された
高不純物領域とからなり、かつ上記２ｍのトランジスタ
の少なくともＰチャネルトランジスタのソース、ドレイ
ン領域及びゲート電極上に低抵抗層を設けたことを特徴
とする相補型半導体装置。 Ｑ） 低抵抗層がメタルシリサイド層であることを特徴
とする特許請求の範囲第１項記載の相補型半導体装置。 （３） メタルシリサイド層が、チタンシリサイド層、
モリブデンシリサイド層、プラチナシリサイド層、タン
タルシリサイド層、タングステンシリサイド層のいずれ
かであることを特徴とする特許請求の範囲第２項記載の
相補型半導体装置。 （４）゛半導体基板の材質がシリコンで、かつゲート電
極の材質がポリシリコンであることを特徴とする特許請
求の範囲第１項記載の相補型半導体装置。 （５）表面にウェル領域を有する半導体基板上に形成さ
れたゲート電極とソース、ドレイン領域とを有するＮチ
ャネルトランジスタおよびＰチャネルトランジスタから
なる相補型半導体装置の製造方法において、半導体基板
にウェル領域を形成する工程と、前記基板、ウェル領域
上にゲート絶縁膜を介してゲート電極を夫々形成する工
程と、一方のゲート電極をマスクとして基板あるいはウ
ェル領域に低磯度のＮ型の不純物をイオン注入し、低不
純物領域を形成する工程と、前記ゲート電極の側壁に夫
々絶縁物を形成する工程と、前記ゲート電極、絶縁物を
マスクとして基板、ウェル領域に夫々高庚度の異なる不
純物をイオン注入して高不純物領域を形成し、低不純物
領域及び高不純物領域からなるＮ型のソース、ドレイン
領域を形成するとともに、高不純物領域からなるＰ型の
ソース、ドレイン領域を形成する工程と、上記２釉のト
ランジスタの少なくともＰチャネルトランジスタのソー
ス、ドレイン領域及びゲート電極上に低抵抗層を形成す
る工程とを具備することを特徴とする相補型半導体装置
の製造方法。 （６）低抵抗層がメタルシリサイド層であることを特徴
とする特許請求の範囲第５項記載の相補型半導体装置の
製造方法。 Ｑ）半導体基板の材質がシリコンで、ゲート電極の材質
が多結晶シリコンであることを特徴とする特許請求の範
囲第５項記載の相補型半導体装置の製造方法。 （８）Ｎ型、Ｐ型ソース、ドレイン領域を形成した後、
全面にメタルを蒸着し熱処理することにより、メタルを
ソース、ドレイン領域及びゲート電極中のシリコンと反
応させてメタルシリサイド層を形成することを特徴とす
る特許請求の範囲第５項又は第６項又は第７項記載の相
補型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191924A JPH0644604B2 (ja) | 1983-10-14 | 1983-10-14 | 相補型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191924A JPH0644604B2 (ja) | 1983-10-14 | 1983-10-14 | 相補型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6084859A true JPS6084859A (ja) | 1985-05-14 |
| JPH0644604B2 JPH0644604B2 (ja) | 1994-06-08 |
Family
ID=16282702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191924A Expired - Lifetime JPH0644604B2 (ja) | 1983-10-14 | 1983-10-14 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644604B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298642A (ja) * | 1985-10-25 | 1987-05-08 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US4956311A (en) * | 1989-06-27 | 1990-09-11 | National Semiconductor Corporation | Double-diffused drain CMOS process using a counterdoping technique |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57138169A (en) * | 1981-02-20 | 1982-08-26 | Hitachi Ltd | Complementary type insulating gate field-effect semiconductor device |
| JPS57152161A (en) * | 1981-03-16 | 1982-09-20 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS57192079A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor device |
| JPS57192063A (en) * | 1981-05-20 | 1982-11-26 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1983
- 1983-10-14 JP JP58191924A patent/JPH0644604B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57138169A (en) * | 1981-02-20 | 1982-08-26 | Hitachi Ltd | Complementary type insulating gate field-effect semiconductor device |
| JPS57152161A (en) * | 1981-03-16 | 1982-09-20 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS57192063A (en) * | 1981-05-20 | 1982-11-26 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS57192079A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298642A (ja) * | 1985-10-25 | 1987-05-08 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US4956311A (en) * | 1989-06-27 | 1990-09-11 | National Semiconductor Corporation | Double-diffused drain CMOS process using a counterdoping technique |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644604B2 (ja) | 1994-06-08 |
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