JPS6085563A - ゲ−ト・タ−ンオフサイリスタの製造方法 - Google Patents
ゲ−ト・タ−ンオフサイリスタの製造方法Info
- Publication number
- JPS6085563A JPS6085563A JP58195549A JP19554983A JPS6085563A JP S6085563 A JPS6085563 A JP S6085563A JP 58195549 A JP58195549 A JP 58195549A JP 19554983 A JP19554983 A JP 19554983A JP S6085563 A JPS6085563 A JP S6085563A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- type
- anode
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はアノード短絡構造を有するゲート・ターンオ
フサイリスタ（ＧＴＯ）の製造方法に関するものである
。
フサイリスタ（ＧＴＯ）の製造方法に関するものである
。
第１図は従来のアノード短絡構造を有するＧＴＯの構造
を示す断面図で、（１）はｎ形シリコン基板でｎ形ベー
ス（ｎＢ）層を構成する。（２）はｐ形ベース（ｐ Ｂ
）層、（３）はｐ形エミッタ（九）層、（４）はｎ形エ
ミッタ（ｎ７）層、（５）はｎ＋形アノード短絡領域で
ある。そして、とのＧＴＯは従来法のような方法で製造
されていた。
を示す断面図で、（１）はｎ形シリコン基板でｎ形ベー
ス（ｎＢ）層を構成する。（２）はｐ形ベース（ｐ Ｂ
）層、（３）はｐ形エミッタ（九）層、（４）はｎ形エ
ミッタ（ｎ７）層、（５）はｎ＋形アノード短絡領域で
ある。そして、とのＧＴＯは従来法のような方法で製造
されていた。
まず、通常、数十Ωａｍ−故ＵΩｃｍ程度の比抵抗のｎ
形シリコン基板（１）Ｋガリウム（Ｇａ）などのｐ形不
純物を拡散させて一方の主面側ＫｐＢ層（２）を形成す
る。次に、このときに他方の主面側にできたｐ影領域（
図示せず）をラッピングなどの方法で除去する。次に、
このラッピングされた主面にホウ素などの選択拡散可能
なｐ形不純物を選択拡散して９０層（３）を形成し、さ
ら忙その後にｎ形不純物の選択拡散によってｎ塘アノー
ド短絡領域（５）をｐＪｊ（３）を取り囲むよう忙形成
し、また、ｐＢ層（２）内にｎ８層（４）を形成するこ
とによって、第１図に示した構造のＧＴｏを得ていた。
形シリコン基板（１）Ｋガリウム（Ｇａ）などのｐ形不
純物を拡散させて一方の主面側ＫｐＢ層（２）を形成す
る。次に、このときに他方の主面側にできたｐ影領域（
図示せず）をラッピングなどの方法で除去する。次に、
このラッピングされた主面にホウ素などの選択拡散可能
なｐ形不純物を選択拡散して９０層（３）を形成し、さ
ら忙その後にｎ形不純物の選択拡散によってｎ塘アノー
ド短絡領域（５）をｐＪｊ（３）を取り囲むよう忙形成
し、また、ｐＢ層（２）内にｎ８層（４）を形成するこ
とによって、第１図に示した構造のＧＴｏを得ていた。
このように従来の製造方法では選択拡散の工程が多く、
その都度写真製版技術によって拡散マスクを形成する要
があシ、工程が繁雑になる欠点があった。
その都度写真製版技術によって拡散マスクを形成する要
があシ、工程が繁雑になる欠点があった。
この発明は以上のような点に鑑みてなされたもので、特
にアノード側のｐ８ｒｒ４およびｎ＋形アノード知絡領
域の形成に用いる写真製版工程の故を減することによっ
て簡素化されたＧＴＯの製造方法を提〔発明の実施例〕 第２図はこの発明の第１の実施例を説明するためにその
主要工程段階における状態を示す断面図である。まず、
ｎ形シリコン基板（ぎの主面部ＫＧａなどのｐ形不純物
を拡散させて一方の主面部にｐＢ層（２）を形成する。
にアノード側のｐ８ｒｒ４およびｎ＋形アノード知絡領
域の形成に用いる写真製版工程の故を減することによっ
て簡素化されたＧＴＯの製造方法を提〔発明の実施例〕 第２図はこの発明の第１の実施例を説明するためにその
主要工程段階における状態を示す断面図である。まず、
ｎ形シリコン基板（ぎの主面部ＫＧａなどのｐ形不純物
を拡散させて一方の主面部にｐＢ層（２）を形成する。
このとき、他方の主面部にもｐ形層（６）が形成される
〔第２図（ａ）〕。次に、このｐ形層（６）をラッピン
グまたはエツチングによって除去する〔第２図（ｂ）〕
。次に、ｐＢ層（２ンの表面部）よび上記ｐ形層（６）
を除去して露出した基板（１）の主表面のそれぞれの所
要部位にリンなどのｎ形不純物を選択的に拡散させて、
それぞれｎＥ層（４）となるべきｎ影領域（４ａ）およ
びｎ＋形アノード短絡領域（５）となるべきｎ＋形領領
域５ａ）を形成する〔第２図（Ｃ）〕。
〔第２図（ａ）〕。次に、このｐ形層（６）をラッピン
グまたはエツチングによって除去する〔第２図（ｂ）〕
。次に、ｐＢ層（２ンの表面部）よび上記ｐ形層（６）
を除去して露出した基板（１）の主表面のそれぞれの所
要部位にリンなどのｎ形不純物を選択的に拡散させて、
それぞれｎＥ層（４）となるべきｎ影領域（４ａ）およ
びｎ＋形アノード短絡領域（５）となるべきｎ＋形領領
域５ａ）を形成する〔第２図（Ｃ）〕。
つづいて、両主表面全面ＫＧａ拡散を行って、ｐＥ層（
３）を形成するとともにｎＦ、層（４）およびｎ＋形ア
ノード短絡領域（５）を完成させる〔第２図（ｄ）〕。
３）を形成するとともにｎＦ、層（４）およびｎ＋形ア
ノード短絡領域（５）を完成させる〔第２図（ｄ）〕。
この場合、ｐＥ層（３）が選択的に所望位置に形成され
るためにはｐＥｔ−（３）の表面不純物濃度Ｎはね＋′
形アノード短絡領域（５）の表面不純物濃度Ｎｎよりも
十分低くなければならない。通常用いられる条件として
は、Ｎが５×１０１７〜２×１Ｏ１８／Ｃｍ３であるの
に対してＮｎは５ Ｘ １ｏ１９／Ｃｍ３以上である。
るためにはｐＥｔ−（３）の表面不純物濃度Ｎはね＋′
形アノード短絡領域（５）の表面不純物濃度Ｎｎよりも
十分低くなければならない。通常用いられる条件として
は、Ｎが５×１０１７〜２×１Ｏ１８／Ｃｍ３であるの
に対してＮｎは５ Ｘ １ｏ１９／Ｃｍ３以上である。
Ｎ、が高くなりすぎると、ｐＢ層（２）の表面不純物濃
度をも高めることになるので、九層（４）と９９層（２
）との間のカソードエミッタ接合の逆耐圧を低下させる
ことになる。
度をも高めることになるので、九層（４）と９９層（２
）との間のカソードエミッタ接合の逆耐圧を低下させる
ことになる。
また、大電力ＧＴＯの場合、一般にシリコンウェーハの
機械的補強の目的で、アノード側にモリブデン（ＭＯ）
板やタングステン（Ｗ）板を合金させるため、ｎ＋形ア
ノード短絡領域（５）やｐＥ層（３）の表面不純物濃度
が低くすぎることは好ましくない。
機械的補強の目的で、アノード側にモリブデン（ＭＯ）
板やタングステン（Ｗ）板を合金させるため、ｎ＋形ア
ノード短絡領域（５）やｐＥ層（３）の表面不純物濃度
が低くすぎることは好ましくない。
さて、ＮｎがＮ、に比して一般に２桁程度高いので、第
２図（ｄ）に示すようにｎ＋形アノード短絡領域（５）
が特に表面部で９８層（３）の力へ横方向拡散によって
くい込む。ｎ＋形アノード短絡領域（５）の拡散深きを
Ｘ・とじたとき、アノード側主表面で０．８ ｘ ｊ程
度横方向拡散を生じる。従って、設計時にこの０．８
ｘ ５の横方向拡散を考慮に入れてｐＥ層（３）の幅（
Ｗ ｐ、）を広く設計しておく必要がある。
２図（ｄ）に示すようにｎ＋形アノード短絡領域（５）
が特に表面部で９８層（３）の力へ横方向拡散によって
くい込む。ｎ＋形アノード短絡領域（５）の拡散深きを
Ｘ・とじたとき、アノード側主表面で０．８ ｘ ｊ程
度横方向拡散を生じる。従って、設計時にこの０．８
ｘ ５の横方向拡散を考慮に入れてｐＥ層（３）の幅（
Ｗ ｐ、）を広く設計しておく必要がある。
第３図はこの発明の第２の実施例を説明するために、そ
の主要工程段階における状態を示す断面図である。この
実施例ではｎ形シリコン基板（１）の第１の主表面のｎ
＋形アノード知絡領域（５）を形成すべき部位にｎ形不
純物をデポジットしてｎ＋形領領域５ａ）を形成する〔
第３図（ａ）〕。つづいて両主表面全面にＧａ拡散を行
って、第２の主表面側にｐＢ層（２）、第１の主表面側
Ｋ ｐ、層（３）を形成するとともにｎ＋形アノード短
絡領域（５）を完成させる〔第３図（ｂ）〕。
の主要工程段階における状態を示す断面図である。この
実施例ではｎ形シリコン基板（１）の第１の主表面のｎ
＋形アノード知絡領域（５）を形成すべき部位にｎ形不
純物をデポジットしてｎ＋形領領域５ａ）を形成する〔
第３図（ａ）〕。つづいて両主表面全面にＧａ拡散を行
って、第２の主表面側にｐＢ層（２）、第１の主表面側
Ｋ ｐ、層（３）を形成するとともにｎ＋形アノード短
絡領域（５）を完成させる〔第３図（ｂ）〕。
次に、ｐＢ層（２）の表面部にｎ形不純物を選択拡散さ
せてｎゆ層（４）を形成して素子は完成する〔第３図（
Ｃ）〕。
せてｎゆ層（４）を形成して素子は完成する〔第３図（
Ｃ）〕。
第３図（ｂ）の段階での９０層（３）とｎ＋形アノード
短絡領域（５）との表面不純物濃度の関係は第２図の第
１の実施例において説明したものと全く同様であるので
、これと同様の配ＦＪ ｋすべきである。第３図の第２
の実施例ではシリコン基板のラッピング工程がないので
、一層工程の簡略化が可能である。
短絡領域（５）との表面不純物濃度の関係は第２図の第
１の実施例において説明したものと全く同様であるので
、これと同様の配ＦＪ ｋすべきである。第３図の第２
の実施例ではシリコン基板のラッピング工程がないので
、一層工程の簡略化が可能である。
以上説明したように、この発明ではアノード短絡構造の
Ｇ Ｔ Ｏを製造するに当ってアノード短絡領域を形成
すべき部位に選択的にｎ形不純物を高濃度にデポジット
してｎ＋形領領域形成した後、全面にｐ形不純物を拡散
きせて９５層を形成するとともに上記ｎ＋形領領域成長
させてｎ＋形アノード短絡領域とするので、必要とする
写真製版工程が減少し、工程を簡素化することができる
。
Ｇ Ｔ Ｏを製造するに当ってアノード短絡領域を形成
すべき部位に選択的にｎ形不純物を高濃度にデポジット
してｎ＋形領領域形成した後、全面にｐ形不純物を拡散
きせて９５層を形成するとともに上記ｎ＋形領領域成長
させてｎ＋形アノード短絡領域とするので、必要とする
写真製版工程が減少し、工程を簡素化することができる
。
第１図は従来のアノード短絡構造を有するＧＴＯの構造
を示す断面図、第２図及び第３図はそれぞれこの発明の
第１および第２の実施例を説明するために、その主要工
程段階における状態を示す断面図である。 図において、（１）はｎＢ層を構成するｎ形シリコン基
板、（２）はＰＲ層、（３）は９８層、（４）はｎ、層
、（５）けｎ＋形アノード短絡領域、（５ａ）はｎ＋形
領領域ある０ なお、図中同一符号は同一または相当部分を示す０ 代理人 大 岩 増 雄 第１ ＋’４ 第２図 第３シｌ
を示す断面図、第２図及び第３図はそれぞれこの発明の
第１および第２の実施例を説明するために、その主要工
程段階における状態を示す断面図である。 図において、（１）はｎＢ層を構成するｎ形シリコン基
板、（２）はＰＲ層、（３）は９８層、（４）はｎ、層
、（５）けｎ＋形アノード短絡領域、（５ａ）はｎ＋形
領領域ある０ なお、図中同一符号は同一または相当部分を示す０ 代理人 大 岩 増 雄 第１ ＋’４ 第２図 第３シｌ
Claims (3)
- （１） アノード短絡構造を有するゲート・ターンオフ
サイリスタの製造方法において、ｎ形ベース層を構成す
べきｎ形シリコン基板の第１の主表面側のアノード短絡
領域を形成すべき部位に選択的にｎ形不純物を高濃度に
デポジットして♂影領域を形成する第１の工程、及びこ
の第１の工程の後層を形成するとともに上記ｎ＋形領領
域成長させてｎ１アノード短絡領域とする第２の工程を
備えたことを特徴とするゲート・ターンオアサイリスタ
の製造方法。 - （２）ｎ形シリコン基板の第２の主表面側にｐ形ベース
層およびこのｐ形ベース層の表面部に選択的にｎ形エミ
ッタ層を形成した後に第１の工程および第２の工程を施
すことを特徴とする特許請求の範囲第１項記載のゲート
・ターンオアサイリスタの製造方法。 - （３） 第２の工程によってｎ形シリコン基板の第２の
主表面側にはｐ形ペース層を形成することを特徴とする
特許請求の範囲第１項記載のゲート・ターンオフサイリ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195549A JPS6085563A (ja) | 1983-10-17 | 1983-10-17 | ゲ−ト・タ−ンオフサイリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195549A JPS6085563A (ja) | 1983-10-17 | 1983-10-17 | ゲ−ト・タ−ンオフサイリスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6085563A true JPS6085563A (ja) | 1985-05-15 |
Family
ID=16342944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195549A Pending JPS6085563A (ja) | 1983-10-17 | 1983-10-17 | ゲ−ト・タ−ンオフサイリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6085563A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269556A (ja) * | 1985-09-20 | 1987-03-30 | Mitsubishi Electric Corp | アノ−ド短絡型ゲ−トタ−ンオフサイリスタの製造方法 |
| US5148254A (en) * | 1988-10-04 | 1992-09-15 | Kabushiki Kaisha Toshiba | Finely controlled semiconductor device |
| US5248622A (en) * | 1988-10-04 | 1993-09-28 | Kabushiki Kashiba Toshiba | Finely controlled semiconductor device and method of manufacturing the same |
-
1983
- 1983-10-17 JP JP58195549A patent/JPS6085563A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269556A (ja) * | 1985-09-20 | 1987-03-30 | Mitsubishi Electric Corp | アノ−ド短絡型ゲ−トタ−ンオフサイリスタの製造方法 |
| US5148254A (en) * | 1988-10-04 | 1992-09-15 | Kabushiki Kaisha Toshiba | Finely controlled semiconductor device |
| US5248622A (en) * | 1988-10-04 | 1993-09-28 | Kabushiki Kashiba Toshiba | Finely controlled semiconductor device and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4683487A (en) | Heterojunction bipolar transistor | |
| US4731340A (en) | Dual lift-off self aligning process for making heterojunction bipolar transistors | |
| US5496745A (en) | Method for making bipolar transistor having an enhanced trench isolation | |
| US4593457A (en) | Method for making gallium arsenide NPN transistor with self-aligned base enhancement to emitter region and metal contact | |
| US4137109A (en) | Selective diffusion and etching method for isolation of integrated logic circuit | |
| JPH01198069A (ja) | バイポーラトランジスタの製造方法 | |
| CA1154543A (en) | Mesh gate v-mos power fet | |
| US6503808B1 (en) | Lateral bipolar transistor and method for producing the same | |
| US4641172A (en) | Buried PN junction isolation regions for high power semiconductor devices | |
| US4144098A (en) | P+ Buried layer for I2 L isolation by ion implantation | |
| JPS6085563A (ja) | ゲ−ト・タ−ンオフサイリスタの製造方法 | |
| US4837608A (en) | Double gate static induction thyristor and method for manufacturing the same | |
| JPH10335630A (ja) | 半導体装置及びその製造方法 | |
| JP2869653B2 (ja) | 半導体装置およびその製造方法 | |
| JPS61187271A (ja) | ヘテロ接合型バイポ−ラトランジスタ | |
| JP2615657B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| KR0137568B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
| KR100340927B1 (ko) | 이종접합 쌍극자 트랜지스터 제조방법 | |
| JP2646872B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP2646856B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP2512084B2 (ja) | 半導体装置の製造方法 | |
| JP2830515B2 (ja) | 半導体装置，およびその製造方法 | |
| JPH01187863A (ja) | 半導体装置 | |
| JPH01124258A (ja) | バイポーラトランジスタの製造方法 | |
| JPH0650742B2 (ja) | 半導体装置及びその製造方法 |