JPS6085593A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
- Publication number
- JPS6085593A JPS6085593A JP19554883A JP19554883A JPS6085593A JP S6085593 A JPS6085593 A JP S6085593A JP 19554883 A JP19554883 A JP 19554883A JP 19554883 A JP19554883 A JP 19554883A JP S6085593 A JPS6085593 A JP S6085593A
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- JP
- Japan
- Prior art keywords
- resistor
- integrated circuit
- hybrid integrated
- circuit board
- electrode
- Prior art date
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- Pending
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は混成集積回路装置に係り、特に、その抵抗体
チップの塔載構造の改良に関するものである。
チップの塔載構造の改良に関するものである。
第１図は従来の混成集積回路装置における抵抗体チップ
の回路基板への塔載構造を示し、第１図（ａ）はその平
面図、第１図（ｂ）は第１図（ａ）のＩＢ −ＩＢ線で
の断面図である０図において、（１）はセラミックなど
からなる回路基板、（２）はその表面に形成された導電
性の電極パターン、（３）は抵抗体チップで、この抵抗
体チップ（３）は絶縁性の抵抗体保持基板（４）と、そ
の両端部に設けられた電極（５）と両電極（５）間につ
ながるように抵抗体保持基板（４）の第１の面に形成さ
れた抵抗体層（６）とからなっている０（７）は抵（１
）表面の電極パターン（２）に接続固定するノ・ンダで
ある０ ところで、このような従来の構造では回路基板（１）に
抵抗体チップ（３）を塔載する場合には、電極パターン
（２）は抵抗体電極（５）との接続固定をハンダデツピ
ングすることによってハンダ（８）で行い、ハンダ表面
張力を利用するため、抵抗体電極（５）よシ大きくする
必要がある。標準の抵抗体チップ（３）の電極（５）の
サイズが幅１．５ｍｍ 、長さ３．０ｍｍ程度であるか
ら、＠極パターン（２）のサイズは片側で２．０ｍｍ
Ｘ ２．５１ｎｍ程度が必要となる。また複数個の抵抗
体チップ（３）を塔載しようとすると、各抵抗体チップ
（３）間にハンダブリッジの発生を避けるために、余白
を設ける必要があり、混成集積回路の集積密度を下げる
要因となっており、また、作業能率も個数に比例して低
下するという欠点があった。
の回路基板への塔載構造を示し、第１図（ａ）はその平
面図、第１図（ｂ）は第１図（ａ）のＩＢ −ＩＢ線で
の断面図である０図において、（１）はセラミックなど
からなる回路基板、（２）はその表面に形成された導電
性の電極パターン、（３）は抵抗体チップで、この抵抗
体チップ（３）は絶縁性の抵抗体保持基板（４）と、そ
の両端部に設けられた電極（５）と両電極（５）間につ
ながるように抵抗体保持基板（４）の第１の面に形成さ
れた抵抗体層（６）とからなっている０（７）は抵（１
）表面の電極パターン（２）に接続固定するノ・ンダで
ある０ ところで、このような従来の構造では回路基板（１）に
抵抗体チップ（３）を塔載する場合には、電極パターン
（２）は抵抗体電極（５）との接続固定をハンダデツピ
ングすることによってハンダ（８）で行い、ハンダ表面
張力を利用するため、抵抗体電極（５）よシ大きくする
必要がある。標準の抵抗体チップ（３）の電極（５）の
サイズが幅１．５ｍｍ 、長さ３．０ｍｍ程度であるか
ら、＠極パターン（２）のサイズは片側で２．０ｍｍ
Ｘ ２．５１ｎｍ程度が必要となる。また複数個の抵抗
体チップ（３）を塔載しようとすると、各抵抗体チップ
（３）間にハンダブリッジの発生を避けるために、余白
を設ける必要があり、混成集積回路の集積密度を下げる
要因となっており、また、作業能率も個数に比例して低
下するという欠点があった。
この発明は以上のような点に鑑みてなされたもので、絶
縁基板の両面に抵抗体層を有する抵抗体チップを用い、
これを、混成集積回路基板に塔載することによって組立
て作業能率を高くでき、集積密度を高くできる混成集積
回路装置の構成を提供するものである。
縁基板の両面に抵抗体層を有する抵抗体チップを用い、
これを、混成集積回路基板に塔載することによって組立
て作業能率を高くでき、集積密度を高くできる混成集積
回路装置の構成を提供するものである。
第２図はこの発明の一実施例を示し、第２図（、）はそ
の平面図、第２図（ｂ）は第２図（−）のＩＩＢ−■Ｂ
線での断面図である。図において、（１１）は混成集積
回路基板、（１２ＰＬ）、および（１２１））はそれぞ
れ回路基板ａｐ上に形成された第１１および第２の電極
、＜ターン、α騰は抵抗体チップで、この抵抗体チップ
α→は絶縁性の抵抗体保持基板Ｑ４）と、その第１の面
に形成された複数個の第１の電極（１，５ａ ）と、そ
の電極（１５ａ ）の間につながるように形成された第
１の抵抗体層（１６ａ ）と、抵抗体保持基板０４）の
第２の面に同様に形成された複数個の第２の電極（１５
ｂ）と、その電極（ｃ５ｂ）の間につながるように形成
された第２の抵抗体層（１６ｂ）とからなっているＯそ
して、この実施例では抵抗体チップα埠は上記第１の面
を回路基板０１）に対向させたフェースダウン形式に配
置され、第１の電極（１５ａ）を回路基板θυの第１の
電極パターン（１２ａ）にノ１ンダバンプ（１７）で取
りつけることによって固定され、抵抗体チップＱ−萄の
第２の面の第２の電極（１５１））は金線Ｑ８）で回路
基板ｑ１）の第２の電極パターン（１２ｂ）に接続され
る。
の平面図、第２図（ｂ）は第２図（−）のＩＩＢ−■Ｂ
線での断面図である。図において、（１１）は混成集積
回路基板、（１２ＰＬ）、および（１２１））はそれぞ
れ回路基板ａｐ上に形成された第１１および第２の電極
、＜ターン、α騰は抵抗体チップで、この抵抗体チップ
α→は絶縁性の抵抗体保持基板Ｑ４）と、その第１の面
に形成された複数個の第１の電極（１，５ａ ）と、そ
の電極（１５ａ ）の間につながるように形成された第
１の抵抗体層（１６ａ ）と、抵抗体保持基板０４）の
第２の面に同様に形成された複数個の第２の電極（１５
ｂ）と、その電極（ｃ５ｂ）の間につながるように形成
された第２の抵抗体層（１６ｂ）とからなっているＯそ
して、この実施例では抵抗体チップα埠は上記第１の面
を回路基板０１）に対向させたフェースダウン形式に配
置され、第１の電極（１５ａ）を回路基板θυの第１の
電極パターン（１２ａ）にノ１ンダバンプ（１７）で取
りつけることによって固定され、抵抗体チップＱ−萄の
第２の面の第２の電極（１５１））は金線Ｑ８）で回路
基板ｑ１）の第２の電極パターン（１２ｂ）に接続され
る。
そして、第１の電極パターン（１２ａ ）の寸法は通常
直径１ ｍｍあれば十分で、第２の電極パターン（１２
’ｂ）は通常抵抗体チップ（至）の端縁から１ｍｍ程度
離れた位置に０．６ ｍｍ角程度の大きさに形成すれば
よい。
直径１ ｍｍあれば十分で、第２の電極パターン（１２
’ｂ）は通常抵抗体チップ（至）の端縁から１ｍｍ程度
離れた位置に０．６ ｍｍ角程度の大きさに形成すれば
よい。
とのような構成にすることによって、混成集積回路基板
（１υ上への抵抗体層（１６ａ） 、 （１６ｂ）の実
装密度は大幅に向上でき、複数個の抵抗体層を有する抵
抗体チップＱｅを一つのものとして回路基板αηに取り
つけるのでその作業能率も向上できる。
（１υ上への抵抗体層（１６ａ） 、 （１６ｂ）の実
装密度は大幅に向上でき、複数個の抵抗体層を有する抵
抗体チップＱｅを一つのものとして回路基板αηに取り
つけるのでその作業能率も向上できる。
なお、抵抗体チップ内における抵抗体層の接続配置は一
例を示したものに過ぎず、任意に設計できるものである
ことは勿論である。
例を示したものに過ぎず、任意に設計できるものである
ことは勿論である。
以上説明したように、この発明では混成集積回路基板の
上に、両面に抵抗体層を設けた抵抗体チップを塔載する
ようにしたので、１個の抵抗体チップを取りつけるだけ
で複数個の抵抗体層の接続が可能となり、集積度の向上
、組立て作業能率の向上が可能である。
上に、両面に抵抗体層を設けた抵抗体チップを塔載する
ようにしたので、１個の抵抗体チップを取りつけるだけ
で複数個の抵抗体層の接続が可能となり、集積度の向上
、組立て作業能率の向上が可能である。
第１図は従来の混成集積回路装置における抵抗体チップ
の回路基板への塔載構造を示し、第１図（ａ）は平面図
、第１図（ｂ）はその）Ｂ−１Ｂ線での断面図である。 第２図はこの発明の一実施例を示し、第２図（ａ）は平
面図、第２図（ｂ）はそのｌ［Ｂ −ＩＢ線での断面図
である。 図において、（ロ）は混成集積回路基板、（１２ａ）は
第１の電極パターン、（１２ｂ）は第２の電極ノくター
ン、（至）は抵抗体チップ、α→は抵抗体保持基板、（
，１５ａ）は第１の電極、（１５１））は第２の電極、
（１６ａ ）は第１の抵抗体層、（１６１））は第２の
抵抗体層、Ｑ？’）は金属バンプ、Ｑ８）は金属細線で
ある。 なお、図中同一符号は同一または相当部分を示す０ 代理人 大岩増雄
の回路基板への塔載構造を示し、第１図（ａ）は平面図
、第１図（ｂ）はその）Ｂ−１Ｂ線での断面図である。 第２図はこの発明の一実施例を示し、第２図（ａ）は平
面図、第２図（ｂ）はそのｌ［Ｂ −ＩＢ線での断面図
である。 図において、（ロ）は混成集積回路基板、（１２ａ）は
第１の電極パターン、（１２ｂ）は第２の電極ノくター
ン、（至）は抵抗体チップ、α→は抵抗体保持基板、（
，１５ａ）は第１の電極、（１５１））は第２の電極、
（１６ａ ）は第１の抵抗体層、（１６１））は第２の
抵抗体層、Ｑ？’）は金属バンプ、Ｑ８）は金属細線で
ある。 なお、図中同一符号は同一または相当部分を示す０ 代理人 大岩増雄
Claims (1)
- 【特許請求の範囲】 （１１混成集積回路基板上に、絶縁。物からなる抵抗体
保持基板の両面に互いに独立して形成された抵抗体Ｉｓ
を有する抵抗体チップを塔載してなることを特徴とする
混成集積回路装置。 （２）抵抗体チップの第１の面を混成集積回路基板に対
向させたフェースダウンの状態で上記抵抗体チップの上
記第１の面の第１の抵抗体層の端部に設けられた第１の
電極と上記混成集積回路基板上の第１の電極パターンと
を金属バンプで接続固定し、上記抵抗体チップの反対側
の第２の面の第２の抵抗体層の端部に設けられた第２の
電極と上記混成集積回路基板上の第２の電極パターンと
を金属細線で接続してなることを特徴とする特許請求の
範囲第１項記載の混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19554883A JPS6085593A (ja) | 1983-10-17 | 1983-10-17 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19554883A JPS6085593A (ja) | 1983-10-17 | 1983-10-17 | 混成集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6085593A true JPS6085593A (ja) | 1985-05-15 |
Family
ID=16342926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19554883A Pending JPS6085593A (ja) | 1983-10-17 | 1983-10-17 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6085593A (ja) |
-
1983
- 1983-10-17 JP JP19554883A patent/JPS6085593A/ja active Pending
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