JPS608623B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS608623B2 JPS608623B2 JP12970975A JP12970975A JPS608623B2 JP S608623 B2 JPS608623 B2 JP S608623B2 JP 12970975 A JP12970975 A JP 12970975A JP 12970975 A JP12970975 A JP 12970975A JP S608623 B2 JPS608623 B2 JP S608623B2
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- JP
- Japan
- Prior art keywords
- diffusion
- polycrystalline silicon
- impurity
- sheet resistance
- silicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Crystals, And After-Treatments Of Crystals (AREA)
Description
【発明の詳細な説明】
この発明は半導体材料の中に特定の不純物を必要量だけ
加えて所要の導電型と比抵抗を持つ半導体結晶を得る不
純物拡散法に関するものである。
加えて所要の導電型と比抵抗を持つ半導体結晶を得る不
純物拡散法に関するものである。
従来、半導体素子製造工程において半導体材料に拡散法
、あるいはイオン注入法によって所定の不純物を加える
べき領域をすべて露出させるか、あるいは不純物を加え
るべき領域の全面に同じ厚みの薄膜、たとえば酸化シリ
コン膜あるいは感光性樹脂等を生成させて拡散法あるい
はイオン注入法により不純物を加えている。しかしなが
ら、半導体材料が多結晶シリコン層と単結晶半導体基板
とでは、不純物拡散の特性（拡散温度、拡散時間、不純
物供給量等と、シート抵抗、フェルミレベル等との関係
）が異なるために、単結晶半導体基板においては最適な
拡散条件であっても、多結晶シリコン層では必ずしも最
適でないという欠点があり、またイオン注入法において
も、一方の単結晶半導体基板に対しては最適な注入量で
あっても、他方の多結晶シリコン層には最適でないとい
う欠点があった。その一例として「ボロン」を１００ぴ
○で拡散する場合の拡散時間とシート抵抗の特性曲線を
第１図に示す。
、あるいはイオン注入法によって所定の不純物を加える
べき領域をすべて露出させるか、あるいは不純物を加え
るべき領域の全面に同じ厚みの薄膜、たとえば酸化シリ
コン膜あるいは感光性樹脂等を生成させて拡散法あるい
はイオン注入法により不純物を加えている。しかしなが
ら、半導体材料が多結晶シリコン層と単結晶半導体基板
とでは、不純物拡散の特性（拡散温度、拡散時間、不純
物供給量等と、シート抵抗、フェルミレベル等との関係
）が異なるために、単結晶半導体基板においては最適な
拡散条件であっても、多結晶シリコン層では必ずしも最
適でないという欠点があり、またイオン注入法において
も、一方の単結晶半導体基板に対しては最適な注入量で
あっても、他方の多結晶シリコン層には最適でないとい
う欠点があった。その一例として「ボロン」を１００ぴ
○で拡散する場合の拡散時間とシート抵抗の特性曲線を
第１図に示す。
図において、曲線１はＮ型単結晶シリコン基板の場合を
示し、曲線２は酸化シリコン膜上に従来周知のＣＶＤ法
によって生成した多結晶シリコン層の場合を示している
。この第１図において、単結晶シリコン基板１を主体に
して考えれば、低いシ−ト抵抗をばらつき少なく達成す
るためには、第１図中、符号３で示す拡散時間（約１５
分）を選ぶことが望ましいが、この条件では、他方の多
結晶シリコン層２はシート抵抗が高くなってしまう、さ
らに、図示しないが、自己整合シリコンゲート電界効果
素子の場合、多結晶シリコン層へのボロン拡散時間が長
いと、多結晶シリコン層からゲート誘電膜中にポロンが
侵入し、このゲート誘電膜中のボロンは電気的不安定性
をひきおこす原因となる。また、逆に多結晶シリコン層
２を主体にして考えれば、第１図中、符号４で示す拡散
時間（約５分）を選ぶのが望ましいが、この条件では他
方の単結晶シリコン基板１はシート抵抗が高くなりすぎ
、しかも「バラッキ」も大さし、。また、他の一例とし
て「リン」を１０００００で拡散する場合の拡散時間と
シート抵抗の特性曲線を第２図に示す。
示し、曲線２は酸化シリコン膜上に従来周知のＣＶＤ法
によって生成した多結晶シリコン層の場合を示している
。この第１図において、単結晶シリコン基板１を主体に
して考えれば、低いシ−ト抵抗をばらつき少なく達成す
るためには、第１図中、符号３で示す拡散時間（約１５
分）を選ぶことが望ましいが、この条件では、他方の多
結晶シリコン層２はシート抵抗が高くなってしまう、さ
らに、図示しないが、自己整合シリコンゲート電界効果
素子の場合、多結晶シリコン層へのボロン拡散時間が長
いと、多結晶シリコン層からゲート誘電膜中にポロンが
侵入し、このゲート誘電膜中のボロンは電気的不安定性
をひきおこす原因となる。また、逆に多結晶シリコン層
２を主体にして考えれば、第１図中、符号４で示す拡散
時間（約５分）を選ぶのが望ましいが、この条件では他
方の単結晶シリコン基板１はシート抵抗が高くなりすぎ
、しかも「バラッキ」も大さし、。また、他の一例とし
て「リン」を１０００００で拡散する場合の拡散時間と
シート抵抗の特性曲線を第２図に示す。
この第２図において、曲線５は「Ｐ型単結晶シリコン基
板の場合を示し、曲線６は酸化シリコン膜上に従来周知
のＣＶＤ法によって生成した多結晶シリコン層の場合を
示している。この第２図において「多結晶シリコン層６
を主体にして考えれば「低いシート抵抗で「 しかも「
バラッキ」の少ないものを得るためには第２図中「符号
８で示す拡散時間（約３７分）を選ぶことが望ましいが
、この条件では他方の単結晶シリコン基板５は拡散Ｘｉ
が深くなり過ぎ、逆に単結晶シリコン基板５を主体にし
て考えれば「第２図中、符号７で示す拡散時間（約２び
分）を選べば、他方の多結晶シリコン層６はシート抵抗
が高くなり過ぎ、しかも「バラッキ」も大きい。さらに
、従来の製造方法の他の欠点として「同一チップ内に大
きな電気抵抗と、小さな電気抵抗とを拡散層によって作
る場合に、局部的にシート抵抗を変えることが不可能な
ため、拡散を複数回行なうか、あるいは抵抗の形状を変
える必要があり、何れもきわめて煩わしい欠点がある。
板の場合を示し、曲線６は酸化シリコン膜上に従来周知
のＣＶＤ法によって生成した多結晶シリコン層の場合を
示している。この第２図において「多結晶シリコン層６
を主体にして考えれば「低いシート抵抗で「 しかも「
バラッキ」の少ないものを得るためには第２図中「符号
８で示す拡散時間（約３７分）を選ぶことが望ましいが
、この条件では他方の単結晶シリコン基板５は拡散Ｘｉ
が深くなり過ぎ、逆に単結晶シリコン基板５を主体にし
て考えれば「第２図中、符号７で示す拡散時間（約２び
分）を選べば、他方の多結晶シリコン層６はシート抵抗
が高くなり過ぎ、しかも「バラッキ」も大きい。さらに
、従来の製造方法の他の欠点として「同一チップ内に大
きな電気抵抗と、小さな電気抵抗とを拡散層によって作
る場合に、局部的にシート抵抗を変えることが不可能な
ため、拡散を複数回行なうか、あるいは抵抗の形状を変
える必要があり、何れもきわめて煩わしい欠点がある。
この発明は上述した諸欠点を除去しようとするもので、
その目的とするところは、不純物を浸透させるべき単結
晶半導体基板体および多結晶シリコン層のいずれか一方
の上に、浸透マスク作用を有する薄膜を適当な厚みに生
成し、この薄膜を介して不純物を拡散するか、あるいは
、それぞれ異なる厚みの薄膜を生成し、この薄膜を介し
てイオン注入することによって両者のシート抵抗をとも
に低く、しかも安定的に得ようとするものである。
その目的とするところは、不純物を浸透させるべき単結
晶半導体基板体および多結晶シリコン層のいずれか一方
の上に、浸透マスク作用を有する薄膜を適当な厚みに生
成し、この薄膜を介して不純物を拡散するか、あるいは
、それぞれ異なる厚みの薄膜を生成し、この薄膜を介し
てイオン注入することによって両者のシート抵抗をとも
に低く、しかも安定的に得ようとするものである。
また、この発明は、電気的に安定な自己整合Ｐチャネル
シリコンゲート電界効果素子を得ることを目的とし、さ
らに不純物を拡散、あるいはイオン注入すべき領域を複
数の小領域に分割し、この各小領域上にマスク作用を有
する薄膜をそれぞれ異なる膜厚になるよう生成したあと
、拡散あるいはイオン注入を行なうことにより、同一基
板内に異なるシート抵抗層を得ることを目的とするもの
である。さらに、またこの発明は、不純物を拡散あるい
はイオン注入すべき領域を複数小領域に分割し、この各
小領域上にマスク作用を有する薄膜をそれぞれ異なる膜
厚になるよう生成したのち、拡散あるいはイオン注入を
行なうことにより、同一基板内に異固る拡散深さと、異
なるＰＮ接合耐圧を得ることを目的とするものである。
シリコンゲート電界効果素子を得ることを目的とし、さ
らに不純物を拡散、あるいはイオン注入すべき領域を複
数の小領域に分割し、この各小領域上にマスク作用を有
する薄膜をそれぞれ異なる膜厚になるよう生成したあと
、拡散あるいはイオン注入を行なうことにより、同一基
板内に異なるシート抵抗層を得ることを目的とするもの
である。さらに、またこの発明は、不純物を拡散あるい
はイオン注入すべき領域を複数小領域に分割し、この各
小領域上にマスク作用を有する薄膜をそれぞれ異なる膜
厚になるよう生成したのち、拡散あるいはイオン注入を
行なうことにより、同一基板内に異固る拡散深さと、異
なるＰＮ接合耐圧を得ることを目的とするものである。
この発明は、上記各自的を達成するために、半導体基板
の拡散領域の一部に拡散マスク作用を有する薄膜を生成
するとともに「 これを介して拡散することにより実効
拡散時間を変え、そして、不純物導入量を変えるように
し、また〜イオン注入領域の一部に異なる膜厚のイオン
注入マスクを生成しｔこれを介してイオン注入を行なう
ことにより実効注入量を変化させるようにしたものであ
る。
の拡散領域の一部に拡散マスク作用を有する薄膜を生成
するとともに「 これを介して拡散することにより実効
拡散時間を変え、そして、不純物導入量を変えるように
し、また〜イオン注入領域の一部に異なる膜厚のイオン
注入マスクを生成しｔこれを介してイオン注入を行なう
ことにより実効注入量を変化させるようにしたものであ
る。
すなわち〜第４図はこの発明の一実施例を示すもので〜
この一実施例は「 この発明をＰチャネルシリコンゲ
ートＭＯＳトランジスタに適用した場合を示しており、
従釆のＰチャネルシリコンゲートＭＯＳトランジスタ（
第３図）と共に説明すれば次の通りである。
この一実施例は「 この発明をＰチャネルシリコンゲ
ートＭＯＳトランジスタに適用した場合を示しており、
従釆のＰチャネルシリコンゲートＭＯＳトランジスタ（
第３図）と共に説明すれば次の通りである。
第３図および第４図は拡散法のボ。
ン拡散時で、図中官川まＮ型単結晶シリコン基板、１２
ａ，１ ２ｂおよび１ ２ｃは寄生ＭＯＳを防止するた
めの厚いシリコン酸化膜、１３はＭＯＳトランジスタの
ゲート酸化膜、１４ａは多結晶シリコンゲート電極、１
４ｂは多結晶シリコン配線、１６，１７はＭＯＳトラン
ジスタのソースおよびトレイン、１８はＰ＋配線、１５
ａ，１５ｂは第４図に示すようにこの発明の特徴とする
拡散マスクで、この拡散マスク１５ａ，１５ｂは、たと
えば厚さ５００△の酸化シリコン膜を用いているが、拡
散マスクの作用を有するものであれば酸化シリコン膜に
限定されるものではない。また、この拡散マスク１５ａ
，１５ｂの膜厚は、この発明を実施するにおいて最も重
要なパラメータの一つであり、拡散条件および所望の特
性に対応して最適な膜厚を選択する必要がある。第５図
は上記拡散マスク１５ａ，１５ｂの膜厚を変えて生成し
、ジボラン（＆ＨＢ）を拡散源として１００『０で１粉
ご間の拡散を行ない、多結晶シリコン層１４ａ，１４ｂ
のシート抵抗の変化を実験的に求めた場合の特性曲線図
で、この場合の拡散条件は第１図中、符号３で示す拡散
時間（約１５分）を用いており、これは単結晶シリコン
基板に最適な拡散条件である。
ａ，１ ２ｂおよび１ ２ｃは寄生ＭＯＳを防止するた
めの厚いシリコン酸化膜、１３はＭＯＳトランジスタの
ゲート酸化膜、１４ａは多結晶シリコンゲート電極、１
４ｂは多結晶シリコン配線、１６，１７はＭＯＳトラン
ジスタのソースおよびトレイン、１８はＰ＋配線、１５
ａ，１５ｂは第４図に示すようにこの発明の特徴とする
拡散マスクで、この拡散マスク１５ａ，１５ｂは、たと
えば厚さ５００△の酸化シリコン膜を用いているが、拡
散マスクの作用を有するものであれば酸化シリコン膜に
限定されるものではない。また、この拡散マスク１５ａ
，１５ｂの膜厚は、この発明を実施するにおいて最も重
要なパラメータの一つであり、拡散条件および所望の特
性に対応して最適な膜厚を選択する必要がある。第５図
は上記拡散マスク１５ａ，１５ｂの膜厚を変えて生成し
、ジボラン（＆ＨＢ）を拡散源として１００『０で１粉
ご間の拡散を行ない、多結晶シリコン層１４ａ，１４ｂ
のシート抵抗の変化を実験的に求めた場合の特性曲線図
で、この場合の拡散条件は第１図中、符号３で示す拡散
時間（約１５分）を用いており、これは単結晶シリコン
基板に最適な拡散条件である。
この第５図によって容易に理解できるように、拡散マス
ク１５ａ，１５ｂの膜厚を適当に選択することにより所
望のシート抵抗を得ることができるものである。この発
明によれば、上述したように、拡散マスク１５ａ，１５
ｂを多結晶シリコンの熱酸化により５００△だけ生成し
、ジボラン（弦日６）を拡散源として１００『０で１筋
ご間の拡散を行なうことによって、基板Ｐ＋層１６，１
７，１８、および多結晶シリコン層１４ａ，１４ｂの両
者のシート抵抗をともに低く安定的に得ることができる
ものである。
ク１５ａ，１５ｂの膜厚を適当に選択することにより所
望のシート抵抗を得ることができるものである。この発
明によれば、上述したように、拡散マスク１５ａ，１５
ｂを多結晶シリコンの熱酸化により５００△だけ生成し
、ジボラン（弦日６）を拡散源として１００『０で１筋
ご間の拡散を行なうことによって、基板Ｐ＋層１６，１
７，１８、および多結晶シリコン層１４ａ，１４ｂの両
者のシート抵抗をともに低く安定的に得ることができる
ものである。
さらに、この発明によればゲート酸化膜１３へのボロン
の拡散を抑えることができるため、電気的に安定したＰ
チャネルシリコンゲートＭＯＳトランジスタを製作する
ことができる優れた効果を有するものである。なお、こ
の発明の要旨とするところは、マスク作用を有する薄膜
の膜厚を選択することにより、異なる実効拡散時間、お
よび異なる実効イオン注入量を得ることにあるので、上
記一実施例以外に、異なるシート抵抗を得るためや、異
なる拡散深さを得るためはもちろん、異なるＰＮ接合耐
圧を得るために容易に利用し得ることはいうまでもない
。
の拡散を抑えることができるため、電気的に安定したＰ
チャネルシリコンゲートＭＯＳトランジスタを製作する
ことができる優れた効果を有するものである。なお、こ
の発明の要旨とするところは、マスク作用を有する薄膜
の膜厚を選択することにより、異なる実効拡散時間、お
よび異なる実効イオン注入量を得ることにあるので、上
記一実施例以外に、異なるシート抵抗を得るためや、異
なる拡散深さを得るためはもちろん、異なるＰＮ接合耐
圧を得るために容易に利用し得ることはいうまでもない
。
【図面の簡単な説明】
第亀図はボロン拡散時の拡散時間とシート抵抗の特性曲
線図、第２図は、リン拡散時の拡散時間とシート抵抗の
特性曲線図、第３図は従来法によるボロン拡散時のウェ
ハ断面図、第４図はこの発明の一実施例を示すボロン拡
散時のゥェハ断面図、第５図は多結晶シリコンにボロン
を拡散するときのマスク膜厚とシート抵抗の特性曲線図
である。 図面中、１１は単結晶半導体基板、１２ａ，１２ｂ，１
２ｃはシリコン酸化膜、１４ａ，１４ｂは多結晶シリコ
ン層、１５ａ，１５ｂは拡散用マスクである。 なお、図中同一符号は同一または相当部分を示す。第１
図 第２図 第３図 努４図 第５肉
線図、第２図は、リン拡散時の拡散時間とシート抵抗の
特性曲線図、第３図は従来法によるボロン拡散時のウェ
ハ断面図、第４図はこの発明の一実施例を示すボロン拡
散時のゥェハ断面図、第５図は多結晶シリコンにボロン
を拡散するときのマスク膜厚とシート抵抗の特性曲線図
である。 図面中、１１は単結晶半導体基板、１２ａ，１２ｂ，１
２ｃはシリコン酸化膜、１４ａ，１４ｂは多結晶シリコ
ン層、１５ａ，１５ｂは拡散用マスクである。 なお、図中同一符号は同一または相当部分を示す。第１
図 第２図 第３図 努４図 第５肉
Claims (1)
- 【特許請求の範囲】 １ 単結晶半導体基板および多結晶シリコン層の不純物
浸透領域のうちの一部を露出させる工程と、別の一部に
おいて複数の小領域に分割する工程と、該小領域上に不
純物浸透のマスク作用を有する薄膜をそれぞれ異なる膜
厚で形成させる工程と、この各薄膜部に不純物を浸透さ
せる工程、とからなる半導体素子の製造方法。 ２ 不純物浸透の手段が拡散法である特許請求の範囲第
１項記載の方法。 ３ 不純物浸透の手段がイオン注入法である特許請求の
範囲第１項記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12970975A JPS608623B2 (ja) | 1975-10-28 | 1975-10-28 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12970975A JPS608623B2 (ja) | 1975-10-28 | 1975-10-28 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5253659A JPS5253659A (en) | 1977-04-30 |
| JPS608623B2 true JPS608623B2 (ja) | 1985-03-04 |
Family
ID=15016252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12970975A Expired JPS608623B2 (ja) | 1975-10-28 | 1975-10-28 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608623B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2351081A1 (fr) * | 1976-05-11 | 1977-12-09 | Rhone Poulenc Ind | Procede de fabrication d'acide terephtalique a partir de terephtalate dipotassique, realisation en un etage |
| JPS58201367A (ja) * | 1982-05-20 | 1983-11-24 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPS58201365A (ja) * | 1982-05-20 | 1983-11-24 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPS58201366A (ja) * | 1982-05-20 | 1983-11-24 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
-
1975
- 1975-10-28 JP JP12970975A patent/JPS608623B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5253659A (en) | 1977-04-30 |
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