JPS6086646A - インタ−フエイス装置 - Google Patents
インタ−フエイス装置Info
- Publication number
- JPS6086646A JPS6086646A JP19468883A JP19468883A JPS6086646A JP S6086646 A JPS6086646 A JP S6086646A JP 19468883 A JP19468883 A JP 19468883A JP 19468883 A JP19468883 A JP 19468883A JP S6086646 A JPS6086646 A JP S6086646A
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- JP
- Japan
- Prior art keywords
- data
- laser printer
- bus
- parallel
- line memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、インターフェイス装置に関し、特にレーザ・
プリンタ・インターフェイスによりシステム・バスが占
有される期間を短縮して、ＣＰＵの処理速度を向上させ
るインターフェイス装置＜関するものである。
プリンタ・インターフェイスによりシステム・バスが占
有される期間を短縮して、ＣＰＵの処理速度を向上させ
るインターフェイス装置＜関するものである。
従来技術
最近、オフィス・オートメーション・システム（ＯＡシ
ステム）の１つとして、ワーク・ステーション、ファイ
ル・ステーション、プリント・ステーション、コミュニ
ケーション・ステーション等の各種専用ステーションを
ケーブルで結合したローカルエリア・ネットワーク・シ
ステムが提案されている（特Ｍ［５７−１７５９３８号
明細書参照）。
ステム）の１つとして、ワーク・ステーション、ファイ
ル・ステーション、プリント・ステーション、コミュニ
ケーション・ステーション等の各種専用ステーションを
ケーブルで結合したローカルエリア・ネットワーク・シ
ステムが提案されている（特Ｍ［５７−１７５９３８号
明細書参照）。
これらのうち、プリント・ステーションは、ハードコピ
ーを得るためのステージせンで、例えばレーザ・プリン
タを用いて高速処理で印刷を行う。
ーを得るためのステージせンで、例えばレーザ・プリン
タを用いて高速処理で印刷を行う。
第１図は、プリント・ステーション内のブロック図であ
る。
る。
レーザ・プリンタ・インターフェイス３は、ビットマツ
プ・メモリ２に記憶されている画像ブータラシステム・
バスを介して読み出し、レーデ・プリンタ４に送出して
ハードコピーを得ることができる。この場合、画像デー
タ番：１膨大な１７７１６５星を有するため、データ転
送忙必要な時間は太きなものとなる。このため、レーザ
・プリンタ・インターフェイス３は、関連のデータ転送
が可能なりＭＡ転送回、〒を内蔵しているが、基本的に
はデータ転送に要する時間はレーザ・プリンタ生の制御
信号に規制されているため、転送時間はそれほど短縮さ
れない。
プ・メモリ２に記憶されている画像ブータラシステム・
バスを介して読み出し、レーデ・プリンタ４に送出して
ハードコピーを得ることができる。この場合、画像デー
タ番：１膨大な１７７１６５星を有するため、データ転
送忙必要な時間は太きなものとなる。このため、レーザ
・プリンタ・インターフェイス３は、関連のデータ転送
が可能なりＭＡ転送回、〒を内蔵しているが、基本的に
はデータ転送に要する時間はレーザ・プリンタ生の制御
信号に規制されているため、転送時間はそれほど短縮さ
れない。
第２図は、レーザ・プリンタの制御信号とシステム・バ
ス使用権を示すタイムチャートでアル。
ス使用権を示すタイムチャートでアル。
１＠２図においては、レーザ・プリンタの制御信号とし
て、ビデオ・クロックとアンプランク信号とビット・マ
ツプ・データ（シリアル）が示され、またシステム・バ
ス使用権とビット・マツプ・データとの関係が示されて
いる。この図では、レーザ・プリンタの主走査方向１２
４２分の時間ＴＡのみが示されている釦すぎないが、全
画面のプリントにはこの時間ＴＡ が１０００〜３００
０ライン程度繰り返されることになる。
て、ビデオ・クロックとアンプランク信号とビット・マ
ツプ・データ（シリアル）が示され、またシステム・バ
ス使用権とビット・マツプ・データとの関係が示されて
いる。この図では、レーザ・プリンタの主走査方向１２
４２分の時間ＴＡのみが示されている釦すぎないが、全
画面のプリントにはこの時間ＴＡ が１０００〜３００
０ライン程度繰り返されることになる。
レーザ・プリンタは、ビデオ・クロックに同期して、ア
ンプランク信号がハイレベルの期間、つまりプリントす
る紙サイズの幅ｌラインの走査時間ＴＢ だけビット・
マツプ・データを受け取り、これをプリントする。
ンプランク信号がハイレベルの期間、つまりプリントす
る紙サイズの幅ｌラインの走査時間ＴＢ だけビット・
マツプ・データを受け取り、これをプリントする。
従来の装置ｕにおいては、第２図例示すように、レーザ
・プリンタ・インターフェイス昌からレーザ・プリンタ
舎にｉｌ！ｉｉ像データをシリアル・データで転送して
いる期間だ（プ、シスデｌ＼・バス５がレーザ・プリン
タ・インターフェイス昌によって占有されているため、
この期間はＣＰＵがシステム・バス５を使用して処理を
行うことができず、ＣＰＵの動作可能時間が短かくなっ
ていた。すなわち、レーザ・プリンタ舎によりハードコ
ピーを行っている期間には、ＣＰＵＩによる処理時間が
低下し、対話型の処理が要求されるＯＡシステムにおい
て、実時同性が（１われる結果となつ−Ｃいる。
・プリンタ・インターフェイス昌からレーザ・プリンタ
舎にｉｌ！ｉｉ像データをシリアル・データで転送して
いる期間だ（プ、シスデｌ＼・バス５がレーザ・プリン
タ・インターフェイス昌によって占有されているため、
この期間はＣＰＵがシステム・バス５を使用して処理を
行うことができず、ＣＰＵの動作可能時間が短かくなっ
ていた。すなわち、レーザ・プリンタ舎によりハードコ
ピーを行っている期間には、ＣＰＵＩによる処理時間が
低下し、対話型の処理が要求されるＯＡシステムにおい
て、実時同性が（１われる結果となつ−Ｃいる。
従来の装置では、例えば、レーザ・プリンタへのシリア
ル・データの転送速度は、８．９５１ ＭＩ−１□であ
るため、パラレル・データｌ、ワード（１６ビツト）の
転送時間は、ＶＣ８，９５１（ＭＨ□）ｘ１６）−ｅｌ
、 ７８ ＩＩ Ｓｅｅ であり、１ラインの転送時間
は、例えば１２ドツ） ／ ｍｍ の解像Ｊ５鼾の場合
Ｃ，Ａ４サイズ、縦方向ｌラインは１５３ワードとなる
ため、１、７８／１８ｅａ Ｘ １５３ ′＃−２７３
μＳｅｅだけかかつている。
ル・データの転送速度は、８．９５１ ＭＩ−１□であ
るため、パラレル・データｌ、ワード（１６ビツト）の
転送時間は、ＶＣ８，９５１（ＭＨ□）ｘ１６）−ｅｌ
、 ７８ ＩＩ Ｓｅｅ であり、１ラインの転送時間
は、例えば１２ドツ） ／ ｍｍ の解像Ｊ５鼾の場合
Ｃ，Ａ４サイズ、縦方向ｌラインは１５３ワードとなる
ため、１、７８／１８ｅａ Ｘ １５３ ′＃−２７３
μＳｅｅだけかかつている。
目 的
本発明の目的は、このような従来の欠点を改善し、レー
ザ・プリンタ・インターフェイスによりシステム・バス
が占有される期間を短縮して、ＣＰＵの動作可能な時間
を多くし、処理速度を向上させることができるインター
フェイス装置を提供することにある。
ザ・プリンタ・インターフェイスによりシステム・バス
が占有される期間を短縮して、ＣＰＵの動作可能な時間
を多くし、処理速度を向上させることができるインター
フェイス装置を提供することにある。
構 成
以下、本発明の栴成を、実施例により説明する。
第３図は、本発明の一実施例を示すインターフェイス装
置のブロック図である。
置のブロック図である。
第３図のインターフェイス装置は、コントロールバス・
バッファ６、アドレスバス・バッファ７、データバス・
バッファ８、ラインメモリ９．１０、ＤＭＡコント四−
ラ１１およびパラレル／シリアル変換回路１２を具備し
ている。これらのうち、２本のラインメモリ９．１０は
それぞれ画像データの少なくとも１ライン分の記憶容量
を有しており、画像データ１ラインのデータ転送期間、
一方のラインメモリがビット・マツプ・メモリ２との間
”Ｃデータ転送を行い、他方のラインメモリが周辺装置
との間でデータ転送を行う。
バッファ６、アドレスバス・バッファ７、データバス・
バッファ８、ラインメモリ９．１０、ＤＭＡコント四−
ラ１１およびパラレル／シリアル変換回路１２を具備し
ている。これらのうち、２本のラインメモリ９．１０は
それぞれ画像データの少なくとも１ライン分の記憶容量
を有しており、画像データ１ラインのデータ転送期間、
一方のラインメモリがビット・マツプ・メモリ２との間
”Ｃデータ転送を行い、他方のラインメモリが周辺装置
との間でデータ転送を行う。
ＤＭＡコントローラ１１は、シス１ム・バスδの中のア
ドレス・バス１４、コントロール・バス１３を制御して
、データ・バス１５を介してビット・マツプ・メモリ２
から画像データを読み出し、ライン メモリ９ｔたけラ
インメモリＩＩＣ画像データを記憶させる。パラレル／
シリアル変換凹路１２は、ラインメモリ９またはライン
メモリ１０に記憶されている画像データを読み出し、レ
ーザ・プリンタ舎のビデオ・クロックに同期してパラレ
ル／シリアル変換を行った伎、シリｉ′ル・データでレ
ーザ・プリンタ４に画像データを送１１）する。
ドレス・バス１４、コントロール・バス１３を制御して
、データ・バス１５を介してビット・マツプ・メモリ２
から画像データを読み出し、ライン メモリ９ｔたけラ
インメモリＩＩＣ画像データを記憶させる。パラレル／
シリアル変換凹路１２は、ラインメモリ９またはライン
メモリ１０に記憶されている画像データを読み出し、レ
ーザ・プリンタ舎のビデオ・クロックに同期してパラレ
ル／シリアル変換を行った伎、シリｉ′ル・データでレ
ーザ・プリンタ４に画像データを送１１）する。
図において、２２はビデオ・クロック、２３はアンプラ
ンク信号、２４けビット・マツプ・データである。
ンク信号、２４けビット・マツプ・データである。
データ・バス１５番よ、一般ｒ白な１〕−ｊ戒ではδビ
ットまたは１６ビツト等のパラレル構成であるため、ラ
インメモリ９または１０をパラレル構成とした場合には
、パラレル／シリアル変換回路１２は図のように１ライ
ンメモリ９．１０の後段に設けられる。データ バス・
バッファ８、アドレスバス・バッファ７、およびコント
ロールバス・バッフ７０は、各々システム・バス５と内
部データ・バス１８、内部アドレス・バス１７、および
内部コントロール・バス１６との間で情報を一時蓄える
ための単なるバッファである。
ットまたは１６ビツト等のパラレル構成であるため、ラ
インメモリ９または１０をパラレル構成とした場合には
、パラレル／シリアル変換回路１２は図のように１ライ
ンメモリ９．１０の後段に設けられる。データ バス・
バッファ８、アドレスバス・バッファ７、およびコント
ロールバス・バッフ７０は、各々システム・バス５と内
部データ・バス１８、内部アドレス・バス１７、および
内部コントロール・バス１６との間で情報を一時蓄える
ための単なるバッファである。
次に、第３図の動作を説明する。
ラインメモリ９および１０は、ＤＭＡコントｐ、−ラ１
１からのメモリ切換信号１９．２０により、システム・
バスδからのデータ記憶動作と、レーザ・プリンタ牛へ
のデータ読み出し動作を、交互に行う。いま、ラインメ
モリ９がシステム・バス５からのデータ記憶動作を行い
、またラインメモリ１０がレーザ・プリンタ４へのデー
タ読み出し動作を行う場合を考える。
１からのメモリ切換信号１９．２０により、システム・
バスδからのデータ記憶動作と、レーザ・プリンタ牛へ
のデータ読み出し動作を、交互に行う。いま、ラインメ
モリ９がシステム・バス５からのデータ記憶動作を行い
、またラインメモリ１０がレーザ・プリンタ４へのデー
タ読み出し動作を行う場合を考える。
レーザ・プリンタ牛の制御信号であるアンプランク信号
２３の立上がりにしたがって、ＤＭＡコントｐ−ラ１１
は、ビット・マツプ・メモリ２からのデータ読み出しを
開始する。読み出されたデータは、データ・バス１５を
介して内部データ・バス１８上に現われ、パラレル・デ
ータでラインメモリ９に記憶される。この動作は、レー
ーリ・プリンタ牛の制御信号と非同期で行わｉするため
、装置の可能な限り両速で転送が行われる。１５４２分
のデータ転送が終了すると、ＤＭＡコントローラ１１は
ビット・マツプ・メモリ２からのデータ読み出しを中止
し、システム・バス使用権を直ちＩｃｃＰＵＩに戻す。
２３の立上がりにしたがって、ＤＭＡコントｐ−ラ１１
は、ビット・マツプ・メモリ２からのデータ読み出しを
開始する。読み出されたデータは、データ・バス１５を
介して内部データ・バス１８上に現われ、パラレル・デ
ータでラインメモリ９に記憶される。この動作は、レー
ーリ・プリンタ牛の制御信号と非同期で行わｉするため
、装置の可能な限り両速で転送が行われる。１５４２分
のデータ転送が終了すると、ＤＭＡコントローラ１１は
ビット・マツプ・メモリ２からのデータ読み出しを中止
し、システム・バス使用権を直ちＩｃｃＰＵＩに戻す。
一方、与インメモリ１０は、レーザ・プリンタ４０制御
信号にしたかつて読み出し動作を行う。ラインメモリ１
０に記１．ｑされたパラレル・データは、パラレル／シ
リアル変換回路１２に送られ、ビデオ・クロック２２に
したがってパラレル／シリア／’Ｋ 挨されて、シリア
ル・データとしてレーザ・プリンタ４１Ｃ送出される。
信号にしたかつて読み出し動作を行う。ラインメモリ１
０に記１．ｑされたパラレル・データは、パラレル／シ
リアル変換回路１２に送られ、ビデオ・クロック２２に
したがってパラレル／シリア／’Ｋ 挨されて、シリア
ル・データとしてレーザ・プリンタ４１Ｃ送出される。
パラレル／シリアル変換回路１２においては、送られて
きたパラレル・データからシリアル・データへの変換が
終了すると、変換終了信号が発生し、ラインメモリ１０
から次のパラレル・データ送出が要求される。
きたパラレル・データからシリアル・データへの変換が
終了すると、変換終了信号が発生し、ラインメモリ１０
から次のパラレル・データ送出が要求される。
レーザ・プリンタ牛に１ライン分のデータ送出が終了す
ると、ラインメモリ９とラインメモリ１０の動作が切り
換えられ、次にはラインメモリｌＯがシステム・バス５
からのデータ記憶動作を、ラインメモリ９がレーザ・プ
リンタ生へのデータ読み出し動作をそれぞれ行う。すな
わち、次のアンプランク信号２３の立上がりで、ライン
メモリ９は前ラインの動作で記憶したデータをレーザ・
プリンタ４に送出し、ラインメモリ１０は、次のライン
の動作でレーザ・プリンタ４に送出すべきデータを、シ
ステム・バス５から読み出して記憶する。以」二の動作
は、全画面のデータが送出される期間、繰り返して行わ
れることＫなる。
ると、ラインメモリ９とラインメモリ１０の動作が切り
換えられ、次にはラインメモリｌＯがシステム・バス５
からのデータ記憶動作を、ラインメモリ９がレーザ・プ
リンタ生へのデータ読み出し動作をそれぞれ行う。すな
わち、次のアンプランク信号２３の立上がりで、ライン
メモリ９は前ラインの動作で記憶したデータをレーザ・
プリンタ４に送出し、ラインメモリ１０は、次のライン
の動作でレーザ・プリンタ４に送出すべきデータを、シ
ステム・バス５から読み出して記憶する。以」二の動作
は、全画面のデータが送出される期間、繰り返して行わ
れることＫなる。
なお、第３図において、パラレル／シリアル変換回路１
２は、内部データ・バス１８とラインメモリ９およびラ
インメモリ１００間に設けることもでき、この場合には
、ラインメモリ９．１０はシリアル・データ構成で記憶
することになる。また、レーザ・プリンタ４等の出力装
置のかわりに、画像読取装置（スキャナ）等の入力装置
を接続し、逆にインターフェイス側からビット・マツプ
・メモリ２に画像データを転送するように構成すること
も可能である〇 第２図の最下段に本発明方式によるシステム・バス使用
権のタイムチャートが示されている。Ｔ。
２は、内部データ・バス１８とラインメモリ９およびラ
インメモリ１００間に設けることもでき、この場合には
、ラインメモリ９．１０はシリアル・データ構成で記憶
することになる。また、レーザ・プリンタ４等の出力装
置のかわりに、画像読取装置（スキャナ）等の入力装置
を接続し、逆にインターフェイス側からビット・マツプ
・メモリ２に画像データを転送するように構成すること
も可能である〇 第２図の最下段に本発明方式によるシステム・バス使用
権のタイムチャートが示されている。Ｔ。
は１ライン分のデータ読み出し時間であり、ＡはＣＰＵ
Ｉのバス占有区間、Ｂはレーザ・プリンタ・インターフ
ェイス凸のバス占有区間である。本発明では、前述のよ
うに、２本のラインメモリ９゜１０の一方がレーザ・プ
リンタ４０制御信号と非同期でシステム・バスδからの
データの記憶を行うので、高速転送を行うことにより、
短時間で転送を完了させ、ＣＰＵＩＫバス使用権を返還
することができる。したがって、第２図の従来方式と比
較して、ＣＰＵＩの動作時間を倍以上にも長くすること
が可能である。
Ｉのバス占有区間、Ｂはレーザ・プリンタ・インターフ
ェイス凸のバス占有区間である。本発明では、前述のよ
うに、２本のラインメモリ９゜１０の一方がレーザ・プ
リンタ４０制御信号と非同期でシステム・バスδからの
データの記憶を行うので、高速転送を行うことにより、
短時間で転送を完了させ、ＣＰＵＩＫバス使用権を返還
することができる。したがって、第２図の従来方式と比
較して、ＣＰＵＩの動作時間を倍以上にも長くすること
が可能である。
すなわち、本発明では、１ワード当り０．６μＳｅａで
転送が可能であり、トライン当りでは０．６μｓｅ６′
Ｘ１５３中９２μＳｅａで転送が行える。したがって、
約ｌの時間しか必要とせず、残りの時間はすべてＣＰＵ
Ｉがシス。
転送が可能であり、トライン当りでは０．６μｓｅ６′
Ｘ１５３中９２μＳｅａで転送が行える。したがって、
約ｌの時間しか必要とせず、残りの時間はすべてＣＰＵ
Ｉがシス。
テム・バス５を使用することが可能となり、この間のＣ
ＰＵＩの処理能力は飛躍的に向上する。
ＰＵＩの処理能力は飛躍的に向上する。
効 果
以上説明したように、本発明によれば、レーザ・プリン
タ・インターフェイスによりシステム・バスが占有され
る期間を短縮することができるので、ＣＰＵの動作可能
時間を長くでき、処理速度を向上させることができる。
タ・インターフェイスによりシステム・バスが占有され
る期間を短縮することができるので、ＣＰＵの動作可能
時間を長くでき、処理速度を向上させることができる。
第１図はプリント・ステーション内のブロック図、第２
図はレーザ・プリンタの制御信号とシステム・バス使用
権を示すタイムチャート、第３＠は本発明の一実施例を
示すインターフェイス装置のブロック図である。 １：ｃＰＵ、２＋ビツト・マツプ・メモリ、３：レーザ
・プリンタ・インターフェイス、４：レーザ・プリンタ
、５ニジステム・バス、６〜８：バッファ、９．１０ニ
ラインメモリ、ｌ ］−： ］−） ｒｔｔＡコントロ
ーラ、１２：パラレル／シリアル教換回路、’１３：コ
ントロール・バス、１４ニアドレス・バス、１５：デー
タ・バス。 特許出願人 株式会社 リ コ リ・１′
図はレーザ・プリンタの制御信号とシステム・バス使用
権を示すタイムチャート、第３＠は本発明の一実施例を
示すインターフェイス装置のブロック図である。 １：ｃＰＵ、２＋ビツト・マツプ・メモリ、３：レーザ
・プリンタ・インターフェイス、４：レーザ・プリンタ
、５ニジステム・バス、６〜８：バッファ、９．１０ニ
ラインメモリ、ｌ ］−： ］−） ｒｔｔＡコントロ
ーラ、１２：パラレル／シリアル教換回路、’１３：コ
ントロール・バス、１４ニアドレス・バス、１５：デー
タ・バス。 特許出願人 株式会社 リ コ リ・１′
Claims (1)
- （ト）大容量の画像データを記憶するビットマツプ・メ
モリとシステム・バスを介して接続され、かつ周辺装置
との間でデータ転送を行うインターフェイス装ｆ［ｆに
おいて、上記画像データの少なくとも１２４２分の記憶
容量を備えたメモリを２個有し、該メモリの一方が画像
データｌライン分のデータ転送を上記周辺装置の制御信
号と非同期で行い、他方は上記周辺装置との間でデータ
転送を同期して行い、１ラインごとに上記動作を交互に
繰り返すことを特徴とするインターフェイス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19468883A JPS6086646A (ja) | 1983-10-18 | 1983-10-18 | インタ−フエイス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19468883A JPS6086646A (ja) | 1983-10-18 | 1983-10-18 | インタ−フエイス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6086646A true JPS6086646A (ja) | 1985-05-16 |
Family
ID=16328624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19468883A Pending JPS6086646A (ja) | 1983-10-18 | 1983-10-18 | インタ−フエイス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086646A (ja) |
-
1983
- 1983-10-18 JP JP19468883A patent/JPS6086646A/ja active Pending
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