JPH08197788A - プリンタ制御装置の画像データ読出し回路 - Google Patents
プリンタ制御装置の画像データ読出し回路Info
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- JPH08197788A JPH08197788A JP7011685A JP1168595A JPH08197788A JP H08197788 A JPH08197788 A JP H08197788A JP 7011685 A JP7011685 A JP 7011685A JP 1168595 A JP1168595 A JP 1168595A JP H08197788 A JPH08197788 A JP H08197788A
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Abstract
(57)【要約】
【目的】 ＦＩＦＯメモリを半減したプリンタ制御装置
の画像データの読出し回路を提供する。 【構成】 ホストＣＰＵ１３と送受信するホスト受信部
１４と、前記ホスト受信部１４にデータの解析、描画指
示を行うプロセッサ部１５と、前記プロセッサ部１５よ
り指示により描画する描画ＬＳＩ部１９と、エンジン２
４と通信を行うエンジン制御部２３とを備えたプリンタ
制御装置において、２入力アンドゲート１０ａ、ｂ、１
ビットフリップフロップ１１ａ、ｂ、２入力オアゲート
１０ｃ、インバータ１２を追加することにより書き込み
データを分けてＦＩＦＯメモリ６、７に書き込むように
したものである。
の画像データの読出し回路を提供する。 【構成】 ホストＣＰＵ１３と送受信するホスト受信部
１４と、前記ホスト受信部１４にデータの解析、描画指
示を行うプロセッサ部１５と、前記プロセッサ部１５よ
り指示により描画する描画ＬＳＩ部１９と、エンジン２
４と通信を行うエンジン制御部２３とを備えたプリンタ
制御装置において、２入力アンドゲート１０ａ、ｂ、１
ビットフリップフロップ１１ａ、ｂ、２入力オアゲート
１０ｃ、インバータ１２を追加することにより書き込み
データを分けてＦＩＦＯメモリ６、７に書き込むように
したものである。
Description
【０００１】
【産業上の利用分野】本発明はプリンタ制御装置に係
り、プリンタ制御装置の画像データ読出し回路に関する
ものである。
り、プリンタ制御装置の画像データ読出し回路に関する
ものである。
【０００２】
【従来の技術】従来技術におけるプリンタ制御装置の画
像データ読み出し回路を図３、４、５を参照して説明す
る。図３は一般的なプリンタ制御装置の概略ブロック
図、図４は従来におけるプリンタ制御装置における画像
データ読み出し回路、図５は図４の画像データ読み出し
回路のタイミングチャートである。
像データ読み出し回路を図３、４、５を参照して説明す
る。図３は一般的なプリンタ制御装置の概略ブロック
図、図４は従来におけるプリンタ制御装置における画像
データ読み出し回路、図５は図４の画像データ読み出し
回路のタイミングチャートである。
【０００３】図３に示す構成において、１３はプリンタ
装置全体を制御するホストＣＰＵ、１４はホストＣＰＵ
１３から送信されるコマンド、パラメータを受信し、受
信したことをプロセッサ部１５（後述）に報告するホス
ト受信部、１５は当該プリンタ制御装置の管理やホスト
ＣＰＵ１３からのコマンド、パラメータの解析、編集を
行い一ページの画像データの描画指示を描画ＬＳＩ部１
９（後述）に指示するプロセッサ部、１６は操作パネ
ル、１７はフォントデータ、オーバレイデータ及び各種
パラメータが格納されているハードディスク、１８はプ
リンタ制御装置用のマイクロプログラムが格納されたメ
ディアからマイクロプログラムを読出すフロッピディス
ク、１９はプロセッサ部１５からの指示に従い、フォン
ト格納メモリからフォントデータを読出し指示されたフ
ルドットメモリ２１（後述）の位置に一ページ分の画像
データの描画動作を行う描画ＬＳＩ部、２０は描画ＬＳ
Ｉ部１９が描画動作時に使用するフォントデータ等が格
納されるフォント格納メモリ部、２１は一ページ分の画
像データを展開するフルドットメモリ、２２はエンジン
２３（後述）との通信を行い、印刷時には、フルドット
メモリ２１から画像データを読出しパラレルーシリアル
変換してビデオ信号をエンジン２３に送出するエンジン
制御部、２３はエンジン制御部２２からの指示により印
刷動作を実行するエンジン、２４はエンジン２３に印刷
データとしてビデオ信号を送出するときに中間バッファ
として使用する先入れ先出しメモリ（本明細書において
ＦＩＦＯメモリという）である。
装置全体を制御するホストＣＰＵ、１４はホストＣＰＵ
１３から送信されるコマンド、パラメータを受信し、受
信したことをプロセッサ部１５（後述）に報告するホス
ト受信部、１５は当該プリンタ制御装置の管理やホスト
ＣＰＵ１３からのコマンド、パラメータの解析、編集を
行い一ページの画像データの描画指示を描画ＬＳＩ部１
９（後述）に指示するプロセッサ部、１６は操作パネ
ル、１７はフォントデータ、オーバレイデータ及び各種
パラメータが格納されているハードディスク、１８はプ
リンタ制御装置用のマイクロプログラムが格納されたメ
ディアからマイクロプログラムを読出すフロッピディス
ク、１９はプロセッサ部１５からの指示に従い、フォン
ト格納メモリからフォントデータを読出し指示されたフ
ルドットメモリ２１（後述）の位置に一ページ分の画像
データの描画動作を行う描画ＬＳＩ部、２０は描画ＬＳ
Ｉ部１９が描画動作時に使用するフォントデータ等が格
納されるフォント格納メモリ部、２１は一ページ分の画
像データを展開するフルドットメモリ、２２はエンジン
２３（後述）との通信を行い、印刷時には、フルドット
メモリ２１から画像データを読出しパラレルーシリアル
変換してビデオ信号をエンジン２３に送出するエンジン
制御部、２３はエンジン制御部２２からの指示により印
刷動作を実行するエンジン、２４はエンジン２３に印刷
データとしてビデオ信号を送出するときに中間バッファ
として使用する先入れ先出しメモリ（本明細書において
ＦＩＦＯメモリという）である。
【０００４】ホストＣＰＵ１３とホスト受信部１４との
間、描画ＬＳＩ部１９とフォント格納メモリ部２０の
間、エンジン制御部２２とエンジン２３との間、描画Ｌ
ＳＩ部１９とフルドットメモリ部２１とＦＩＦＯメモリ
２４との間、エンジン制御部２２とＦＩＦＯメモリ２４
との間は、それぞれデータバス、アドレスバスにて接続
され、ホスト受信部１４と、プロセッサ部１５と、操作
パネル１６と、ハードディスク１７と、フロッピディス
ク１８と、描画ＬＳＩ部１９と、エンジン制御部２２と
はシステムバスにて接続されており、これらによりプリ
ンタ制御装置を構成している。
間、描画ＬＳＩ部１９とフォント格納メモリ部２０の
間、エンジン制御部２２とエンジン２３との間、描画Ｌ
ＳＩ部１９とフルドットメモリ部２１とＦＩＦＯメモリ
２４との間、エンジン制御部２２とＦＩＦＯメモリ２４
との間は、それぞれデータバス、アドレスバスにて接続
され、ホスト受信部１４と、プロセッサ部１５と、操作
パネル１６と、ハードディスク１７と、フロッピディス
ク１８と、描画ＬＳＩ部１９と、エンジン制御部２２と
はシステムバスにて接続されており、これらによりプリ
ンタ制御装置を構成している。
【０００５】次に、上記のような構成のプリンタ制御装
置におけるＦＩＦＯメモリの機能について図４、５を参
照して説明する。図４は、図３のプリンタ制御装置にお
いて、エンジン制御部２２の指令によりフルドットメモ
リ２１から画像データを読出し、中間バッファであるＦ
ＩＦＯメモリ２４に書込まれる回路、図５は図４に示さ
れる回路における動作タイミングチャートを示してい
る。
置におけるＦＩＦＯメモリの機能について図４、５を参
照して説明する。図４は、図３のプリンタ制御装置にお
いて、エンジン制御部２２の指令によりフルドットメモ
リ２１から画像データを読出し、中間バッファであるＦ
ＩＦＯメモリ２４に書込まれる回路、図５は図４に示さ
れる回路における動作タイミングチャートを示してい
る。
【０００６】図４において、１はフルドットメモリ部２
１に一ページ分の画像データを描画する描画ＬＳＩ部１
９の描画ＬＳＩ、２はフルッドメモリ部２１のフルッド
メモリ、３はエンジンにビデオ信号を送信するエンジン
制御部２２のエンジン制御ＬＳＩ、４、５はフルドット
メモリ２から読み出した画像データをラッチする１６ビ
ットラッチ用フリップフロップ、６、７、８、９は８ビ
ットＦＩＦＯメモリである。
１に一ページ分の画像データを描画する描画ＬＳＩ部１
９の描画ＬＳＩ、２はフルッドメモリ部２１のフルッド
メモリ、３はエンジンにビデオ信号を送信するエンジン
制御部２２のエンジン制御ＬＳＩ、４、５はフルドット
メモリ２から読み出した画像データをラッチする１６ビ
ットラッチ用フリップフロップ、６、７、８、９は８ビ
ットＦＩＦＯメモリである。
【０００７】また、図４、５において、ＨＬＴＲＥＱ信
号とは、ＨＡＬＴ ＲＥＱＵＥＳＴであり、同一バス上
に接続された複数の素子において、バスマスターに位置
する素子に対して、バススレーブに位置する素子が出力
する要求信号、ＨＬＴＡＣＫ信号とは、ＨＡＬＴ ＡＣ
ＫＮＯＷＬＥＤＧＥであり、前記ＨＬＴＲＥＱ信号に対
してバスマスターに位置されている素子から出力される
応答信号、ＲＡＳ−Ｎ信号は行アドレス信号、ＣＡＳ−
Ｎ信号は列アドレス信号、ＦＩＦＯＷＲ−ＮはＦＩＦＯ
メモリへのデータ書き込み信号、ＷＥはライトイネーブ
ル信号、ＯＥは出力イネーブル信号、ＤＬＡＴＣＨ信号
は各フリップフロップにデータをセットするトリガとな
る信号、ＤＡＴＡ−Ｐ信号は画像信号、ＬＤＡＴＡ−Ｐ
信号はラッチされた画像信号、ＨＦはハーフフル信号、
ＣＬＫ−Ｎはクロック信号である。なお、図５におい
て、ＬＤＡＴＡ−Ｐ信号のハッチング部分はドントケア
領域である。
号とは、ＨＡＬＴ ＲＥＱＵＥＳＴであり、同一バス上
に接続された複数の素子において、バスマスターに位置
する素子に対して、バススレーブに位置する素子が出力
する要求信号、ＨＬＴＡＣＫ信号とは、ＨＡＬＴ ＡＣ
ＫＮＯＷＬＥＤＧＥであり、前記ＨＬＴＲＥＱ信号に対
してバスマスターに位置されている素子から出力される
応答信号、ＲＡＳ−Ｎ信号は行アドレス信号、ＣＡＳ−
Ｎ信号は列アドレス信号、ＦＩＦＯＷＲ−ＮはＦＩＦＯ
メモリへのデータ書き込み信号、ＷＥはライトイネーブ
ル信号、ＯＥは出力イネーブル信号、ＤＬＡＴＣＨ信号
は各フリップフロップにデータをセットするトリガとな
る信号、ＤＡＴＡ−Ｐ信号は画像信号、ＬＤＡＴＡ−Ｐ
信号はラッチされた画像信号、ＨＦはハーフフル信号、
ＣＬＫ−Ｎはクロック信号である。なお、図５におい
て、ＬＤＡＴＡ−Ｐ信号のハッチング部分はドントケア
領域である。
【０００８】図４に示される各データバス線に傍記され
ている数字は、データバス幅を示すものであり、例えば
フルドットメモリ２のデータバス幅は３２ビットであ
る。Ｄ端子、Ｗ端子、Ｒ端子、Ｇ端子、Ｔ端子について
は、公知技術において通常用いられる符号であるので説
明を省略する。
ている数字は、データバス幅を示すものであり、例えば
フルドットメモリ２のデータバス幅は３２ビットであ
る。Ｄ端子、Ｗ端子、Ｒ端子、Ｇ端子、Ｔ端子について
は、公知技術において通常用いられる符号であるので説
明を省略する。
【０００９】図４において、エンジン制御ＬＳＩ３が、
エンジン２３（図３参照）にビデオ信号を送出すため
に、バス権要求信号であるＨＬＴＲＥＱ信号を描画ＬＳ
Ｉ１に送出する。次に、描画ＬＳＩ１は、上記ＨＬＴＲ
ＥＱ信号に対応するＨＬＴＡＣＫ信号を送出する。前記
ＨＬＴＡＣＫ信号をエンジン制御ＬＳＩ３が受信したな
らば、フルドットメモリ２に対して画像データ読み出し
信号、即ち、ＲＡＳ−Ｎ信号、ＣＡＳ−Ｎ信号、ＤＬＡ
ＴＣＨ−Ｐ信号を送出する。
エンジン２３（図３参照）にビデオ信号を送出すため
に、バス権要求信号であるＨＬＴＲＥＱ信号を描画ＬＳ
Ｉ１に送出する。次に、描画ＬＳＩ１は、上記ＨＬＴＲ
ＥＱ信号に対応するＨＬＴＡＣＫ信号を送出する。前記
ＨＬＴＡＣＫ信号をエンジン制御ＬＳＩ３が受信したな
らば、フルドットメモリ２に対して画像データ読み出し
信号、即ち、ＲＡＳ−Ｎ信号、ＣＡＳ−Ｎ信号、ＤＬＡ
ＴＣＨ−Ｐ信号を送出する。
【００１０】フルドットメモリ２は、前記ＲＡＳ−Ｎ信
号、前記ＣＡＳ−Ｎ信号により画像データ信号、即ちＤ
ＡＴＡ−Ｐ信号がフルドットメモリ２のＤ端子より出力
される。前記ＤＡＴＡ−Ｐ信号は前記ＣＬＫ−Ｐ信号、
ＤＬＡＴＣＨ−Ｐ信号をＴ端子に入力することにより１
６ビットラッチ用フリップフロップ４、５にラッチされ
る。１６ビットラッチ用フリップフロップ４、５にラッ
チされた画像データ信号、即ち、ＬＤＡＴＡ−Ｐ信号
は、ＦＩＦＯＷＲ−Ｎ信号により読み出された順に８ビ
ットＦＩＦＯメモリ６〜９に画像デ−タ信号が書込まれ
る。
号、前記ＣＡＳ−Ｎ信号により画像データ信号、即ちＤ
ＡＴＡ−Ｐ信号がフルドットメモリ２のＤ端子より出力
される。前記ＤＡＴＡ−Ｐ信号は前記ＣＬＫ−Ｐ信号、
ＤＬＡＴＣＨ−Ｐ信号をＴ端子に入力することにより１
６ビットラッチ用フリップフロップ４、５にラッチされ
る。１６ビットラッチ用フリップフロップ４、５にラッ
チされた画像データ信号、即ち、ＬＤＡＴＡ−Ｐ信号
は、ＦＩＦＯＷＲ−Ｎ信号により読み出された順に８ビ
ットＦＩＦＯメモリ６〜９に画像デ−タ信号が書込まれ
る。
【００１１】また、図５に示されるように、前記ＲＡＳ
−Ｎ信号、ＣＡＳ−Ｎ信号、ＤＬＡＴＣＨ−Ｎ信号、Ｆ
ＩＦＯＷＲ−Ｎ信号は、全てＣＬＫ−Ｐ信号の立上りに
同期して生成される信号である。８ビットＦＩＦＯメモ
リ６〜９は、フルドットメモリ２から画像データを読出
すタイミングとエンジン２３へのビデオ信号送信タイミ
ングの非同期な動作に対して画像データをバッファリン
グするための中間バッファとして使用されている。フル
ドットメモリ２からの画像データ読出し開始及び停止の
制御は、８ビットＦＩＦＯメモリ６〜９が出力するハー
フフル信号をエンジン制御ＬＳＩ３が検出して行ってい
る。
−Ｎ信号、ＣＡＳ−Ｎ信号、ＤＬＡＴＣＨ−Ｎ信号、Ｆ
ＩＦＯＷＲ−Ｎ信号は、全てＣＬＫ−Ｐ信号の立上りに
同期して生成される信号である。８ビットＦＩＦＯメモ
リ６〜９は、フルドットメモリ２から画像データを読出
すタイミングとエンジン２３へのビデオ信号送信タイミ
ングの非同期な動作に対して画像データをバッファリン
グするための中間バッファとして使用されている。フル
ドットメモリ２からの画像データ読出し開始及び停止の
制御は、８ビットＦＩＦＯメモリ６〜９が出力するハー
フフル信号をエンジン制御ＬＳＩ３が検出して行ってい
る。
【００１２】ＦＩＦＯメモリ６〜９の容量は、実際には
数１０バイトあれば十分であるが市販されている一般的
なＦＩＦＯメモリを使用するため、１Ｋバイトのものを
採用している。しかし、上記した回路構成において、中
間バッファとして使用する８ビットＦＩＦＯメモリ６〜
９は、本回路のような入力側と出力側の動作タイミング
が非同期な部位に使用する上で大変便利なメモリである
が、単価が高く、回路構成素子も増えるという欠点があ
った。
数１０バイトあれば十分であるが市販されている一般的
なＦＩＦＯメモリを使用するため、１Ｋバイトのものを
採用している。しかし、上記した回路構成において、中
間バッファとして使用する８ビットＦＩＦＯメモリ６〜
９は、本回路のような入力側と出力側の動作タイミング
が非同期な部位に使用する上で大変便利なメモリである
が、単価が高く、回路構成素子も増えるという欠点があ
った。
【００１３】
【発明が解決しようとする課題】従来のプリンタ制御装
置は、フルドットメモリから画像データを読出しビデオ
信号としてエンジン制御部に画像データを送出する場
合、上記読出しと上記送出しの同期をさせるために中間
バッファとしてＦＩＦＯメモリを使用している。そのた
め、画像データをフルドットメモリから読出すバス幅分
のＦＩＦＯメモリが必要になり、装置が高価格となり、
回路素子が多いという問題点があった。
置は、フルドットメモリから画像データを読出しビデオ
信号としてエンジン制御部に画像データを送出する場
合、上記読出しと上記送出しの同期をさせるために中間
バッファとしてＦＩＦＯメモリを使用している。そのた
め、画像データをフルドットメモリから読出すバス幅分
のＦＩＦＯメモリが必要になり、装置が高価格となり、
回路素子が多いという問題点があった。
【００１４】本発明は、かかる従来技術の問題点を解決
するためになされたもので、従来の基本的な回路構成を
変えることなく、プリンタ制御装置の性能を保持し、わ
ずかな回路素子の追加で中間バッフアであるＦＩＦＯメ
モリの数を従来より半減することができ、小型化及び原
価低減されたプリンタ制御装置の画像データ読み出し回
路を提供することをその目的とする。
するためになされたもので、従来の基本的な回路構成を
変えることなく、プリンタ制御装置の性能を保持し、わ
ずかな回路素子の追加で中間バッフアであるＦＩＦＯメ
モリの数を従来より半減することができ、小型化及び原
価低減されたプリンタ制御装置の画像データ読み出し回
路を提供することをその目的とする。
【００１５】
【課題を解決するための手段】上記目的は、本発明に係
るプリンタ制御装置の画像データ読出し回路の構成は、
ホストＣＰＵから送信される印刷用コマンド、パラメー
タの受信及びホストＣＰＵへプリンタステータスを送信
するホスト受信部と、当該プリンタ制御装置の管理や前
記ホストＣＰＵから受信した印刷用コマンド、パラメー
タの解析、編集を行い描画指示を行うプロセッサ部と、
前記プロセッサ部より指示された描画指示に従い、フル
ドットメモリに一ページ分の画像データを描画する描画
ＬＳＩ部と、印刷時にはフルドットメモリから画像デー
タを読出しＦＩＦＯメモリに書込み、エンジンからの同
期信号に従い、順次ＦＩＦＯメモリから画像データを読
出しパラレルシリアル（以下、パラシリという）変換し
て当該エンジンにビデオ信号を送信するエンジン制御部
とを具備したプリンタ制御装置の画像データ読出し回路
において、上記ＦＩＦＯメモリへの画像データ書込みタ
イミングを変える変更手段を具備したことを特徴とする
ものである。
るプリンタ制御装置の画像データ読出し回路の構成は、
ホストＣＰＵから送信される印刷用コマンド、パラメー
タの受信及びホストＣＰＵへプリンタステータスを送信
するホスト受信部と、当該プリンタ制御装置の管理や前
記ホストＣＰＵから受信した印刷用コマンド、パラメー
タの解析、編集を行い描画指示を行うプロセッサ部と、
前記プロセッサ部より指示された描画指示に従い、フル
ドットメモリに一ページ分の画像データを描画する描画
ＬＳＩ部と、印刷時にはフルドットメモリから画像デー
タを読出しＦＩＦＯメモリに書込み、エンジンからの同
期信号に従い、順次ＦＩＦＯメモリから画像データを読
出しパラレルシリアル（以下、パラシリという）変換し
て当該エンジンにビデオ信号を送信するエンジン制御部
とを具備したプリンタ制御装置の画像データ読出し回路
において、上記ＦＩＦＯメモリへの画像データ書込みタ
イミングを変える変更手段を具備したことを特徴とする
ものである。
【００１６】より具体的に説明する。フルドットメモリ
より画像データを読出しＦＩＦＯメモリに書込む際に、
前段のデータラッチ用ＩＣで前記画像データをラッチす
る回路構成になっていることに着目し、１回のフルドッ
トメモリからの画像データ読出し時間内に二回のＦＩＦ
Ｏメモリ書込み信号を生成する回路を少量の回路素子で
構成することにより達成することができる。
より画像データを読出しＦＩＦＯメモリに書込む際に、
前段のデータラッチ用ＩＣで前記画像データをラッチす
る回路構成になっていることに着目し、１回のフルドッ
トメモリからの画像データ読出し時間内に二回のＦＩＦ
Ｏメモリ書込み信号を生成する回路を少量の回路素子で
構成することにより達成することができる。
【００１７】即ち、本発明に係るプリンタ制御装置の画
像データ読出し回路の構成は、ホストＣＰＵから送信さ
れる印刷用コマンド、パラメータの受信及びプリンタの
状態報告のためのステータスの送信等を前記ホストＣＰ
Ｕとの通信を行うホスト受信部と、プリンタ制御装置全
体の管理やホストＣＰＵから受信した印刷用コマンド、
パラメータの解析、編集を行い描画ＬＳＩ部に描画指示
を行うプロセッサ部と、前記プロセッサ部より指示され
た描画指示に従い、フルドットメモリに一ページ分の画
像データを描画する描画ＬＳＩ部と、エンジンとの通信
を行い、印刷時には、フルドットメモリから画像データ
を読出し中間バッファであるＦＩＦＯメモリに格納し、
前記エンジンからの同期信号に従い順次ＦＩＦＯメモリ
より画像データを読出しパラシリ変換してエンジンにビ
デオ信号を送信するエンジン制御部とを具備したプリン
タ制御装置の画像データ読出し回路において、上記ＦＩ
ＦＯメモリへの画像データの書込みタイミングを変更す
る手段を具備させたことを特徴とするものである。
像データ読出し回路の構成は、ホストＣＰＵから送信さ
れる印刷用コマンド、パラメータの受信及びプリンタの
状態報告のためのステータスの送信等を前記ホストＣＰ
Ｕとの通信を行うホスト受信部と、プリンタ制御装置全
体の管理やホストＣＰＵから受信した印刷用コマンド、
パラメータの解析、編集を行い描画ＬＳＩ部に描画指示
を行うプロセッサ部と、前記プロセッサ部より指示され
た描画指示に従い、フルドットメモリに一ページ分の画
像データを描画する描画ＬＳＩ部と、エンジンとの通信
を行い、印刷時には、フルドットメモリから画像データ
を読出し中間バッファであるＦＩＦＯメモリに格納し、
前記エンジンからの同期信号に従い順次ＦＩＦＯメモリ
より画像データを読出しパラシリ変換してエンジンにビ
デオ信号を送信するエンジン制御部とを具備したプリン
タ制御装置の画像データ読出し回路において、上記ＦＩ
ＦＯメモリへの画像データの書込みタイミングを変更す
る手段を具備させたことを特徴とするものである。
【００１８】
【作用】上記各技術的手段の働きは次のとおりである。
本発明の構成によれば、プリンタ制御装置のフルドット
メモリの読出し及びＦＩＦＯメモリへの書込み回路は、
一回のフルドットメモリの読出しに対して、上位と下位
のデータの二回に分けて、同一のＦＩＦＯメモリに順
次、書込むように動作する。
本発明の構成によれば、プリンタ制御装置のフルドット
メモリの読出し及びＦＩＦＯメモリへの書込み回路は、
一回のフルドットメモリの読出しに対して、上位と下位
のデータの二回に分けて、同一のＦＩＦＯメモリに順
次、書込むように動作する。
【００１９】より、詳しく説明すると、本発明の構成に
より、一のクロック信号の立上りタイミングで一の２入
力アンドゲートの出力信号を一の１ビットフリップフロ
ップにより反転ラッチさせる。同様に他のクロック信号
の立上りタイミングで他の２入力アンドゲートの出力信
号を他の１ビットフリップフロップにより反転ラッチさ
せる。両反転ラッチ信号は交互にアクティブになり、フ
リップフロップのゲートをイネーブルにさせ、２入力オ
アゲートでオア信号の書き込み信号を生成させ、出力デ
ータを順次８ビットＦＩＦＯメモリに書き込むことがで
きる。このようにして、プリンタ制御装置の性能を保持
し、ＦＩＦＯメモリの数を従来の半数でプリンタ制御装
置の画像データ読み出し回路を構成することができる。
より、一のクロック信号の立上りタイミングで一の２入
力アンドゲートの出力信号を一の１ビットフリップフロ
ップにより反転ラッチさせる。同様に他のクロック信号
の立上りタイミングで他の２入力アンドゲートの出力信
号を他の１ビットフリップフロップにより反転ラッチさ
せる。両反転ラッチ信号は交互にアクティブになり、フ
リップフロップのゲートをイネーブルにさせ、２入力オ
アゲートでオア信号の書き込み信号を生成させ、出力デ
ータを順次８ビットＦＩＦＯメモリに書き込むことがで
きる。このようにして、プリンタ制御装置の性能を保持
し、ＦＩＦＯメモリの数を従来の半数でプリンタ制御装
置の画像データ読み出し回路を構成することができる。
【００２０】
【実施例】本発明の一実施例に係るプリンタ制御装置の
画像データ読出し回路を図１、２を参照して説明する。
図１は本発明の一実施例であるプリンタ制御装置におけ
る画像データを読出し回路のブロック図、即ち印刷時の
フルドットメモリから画像データを読出し、ＦＩＦＯメ
モリに書込む回路のブロック図、図２は図１の画像デー
タ読出し回路の動作タイミングチャートである。
画像データ読出し回路を図１、２を参照して説明する。
図１は本発明の一実施例であるプリンタ制御装置におけ
る画像データを読出し回路のブロック図、即ち印刷時の
フルドットメモリから画像データを読出し、ＦＩＦＯメ
モリに書込む回路のブロック図、図２は図１の画像デー
タ読出し回路の動作タイミングチャートである。
【００２１】図１、２において、図中、図３、４と同一
符号は同等部分であるので、再度の説明を省略する。新
たな信号のみ説明する。１０ａ、ｂは２入力アンドゲー
ト、１０ｃ、ｄ、ｅは２入力オアゲート、１１ａ、ｂは
ゲートイネーブル信号及び書き込みの基本信号を発生さ
せる１ビットフリップフロップ、１２はインバータ、Ｇ
ＥＮＢ１，ＧＥＮＢ２信号は、ゲートイネーブル信号、
ＦＦＷＲ−Ｎ信号はＦＩＦＯメモリ６、７へのデータ書
き込み信号である。
符号は同等部分であるので、再度の説明を省略する。新
たな信号のみ説明する。１０ａ、ｂは２入力アンドゲー
ト、１０ｃ、ｄ、ｅは２入力オアゲート、１１ａ、ｂは
ゲートイネーブル信号及び書き込みの基本信号を発生さ
せる１ビットフリップフロップ、１２はインバータ、Ｇ
ＥＮＢ１，ＧＥＮＢ２信号は、ゲートイネーブル信号、
ＦＦＷＲ−Ｎ信号はＦＩＦＯメモリ６、７へのデータ書
き込み信号である。
【００２２】プリンタ制御装置は、描画ＬＳＩ１による
一ページ分の画像データの描画が終了したならば、エン
ジン２３に対して印刷のための起動をかける。次に、エ
ンジン２３の印刷準備が完了したならば、エンジン制御
ＬＳＩ３が、描画ＬＳＩ１にＨＬＴＲＥＱ信号を出しフ
ルドットメモリ２のバス権を要求する。
一ページ分の画像データの描画が終了したならば、エン
ジン２３に対して印刷のための起動をかける。次に、エ
ンジン２３の印刷準備が完了したならば、エンジン制御
ＬＳＩ３が、描画ＬＳＩ１にＨＬＴＲＥＱ信号を出しフ
ルドットメモリ２のバス権を要求する。
【００２３】エンジン制御ＬＳＩ３は、描画ＬＳＩ１よ
りＨＬＴＡＣＫ信号が返信されてバス権を獲得したなら
ば、フルドットメモリ２に対して画像データ読出しコン
トロール信号を送出する。また、上記読出し信号に同期
して１６ビットラッチ用フリップフロップ４、５にデー
タをラッチするためのＤＬＡＴＣＨ−Ｎ信号及び従来技
術においてはＦＩＦＯメモリにデータを書込むために用
いられていたＦＩＦＯＷＲ−Ｎ信号を送出する。
りＨＬＴＡＣＫ信号が返信されてバス権を獲得したなら
ば、フルドットメモリ２に対して画像データ読出しコン
トロール信号を送出する。また、上記読出し信号に同期
して１６ビットラッチ用フリップフロップ４、５にデー
タをラッチするためのＤＬＡＴＣＨ−Ｎ信号及び従来技
術においてはＦＩＦＯメモリにデータを書込むために用
いられていたＦＩＦＯＷＲ−Ｎ信号を送出する。
【００２４】上記ＤＬＡＴＣＨ−Ｐ信号、ＦＩＦＯＷＲ
−Ｎ信号及びＣＬＫ−Ｐ信号、ＣＬＫ−Ｎ信号(ＣＬＫ
−Ｐの逆極性)により、１６ビットラッチ用フリップフ
ロップ４、５の出力制御を行い、また、ＦＩＦＯメモリ
６、７へのデータ書き込み信号であるＦＦＷＲ−Ｎ信号
の基本になるＧＥＮＢ１，ＧＥＮＢ２信号を生成する。
−Ｎ信号及びＣＬＫ−Ｐ信号、ＣＬＫ−Ｎ信号(ＣＬＫ
−Ｐの逆極性)により、１６ビットラッチ用フリップフ
ロップ４、５の出力制御を行い、また、ＦＩＦＯメモリ
６、７へのデータ書き込み信号であるＦＦＷＲ−Ｎ信号
の基本になるＧＥＮＢ１，ＧＥＮＢ２信号を生成する。
【００２５】図２に従い、ＧＥＮＢ１，ＧＥＮＢ２信号
及びＦＦＷＲ−Ｎ信号の生成されるタイミングを説明す
る。ＧＥＮＢ１信号は、ＣＬＫ−Ｎ信号の立上りタイミ
ングで２入力アンドゲート１０ａの出力信号を１ビット
フリップフロップ１１ａにより反転ラッチした信号であ
る。本信号はローレベルがアクテイブであり成立する条
件としては、ＤＬＡＴＣＨ−Ｎ信号がハイレベル、ＦＩ
ＦＯＷＲ−Ｎ信号がローレベルのアンド条件である。そ
して、ＣＬＫ−Ｎ信号の立上りタイミングで条件不成立
になるとハイレベルに複帰する。
及びＦＦＷＲ−Ｎ信号の生成されるタイミングを説明す
る。ＧＥＮＢ１信号は、ＣＬＫ−Ｎ信号の立上りタイミ
ングで２入力アンドゲート１０ａの出力信号を１ビット
フリップフロップ１１ａにより反転ラッチした信号であ
る。本信号はローレベルがアクテイブであり成立する条
件としては、ＤＬＡＴＣＨ−Ｎ信号がハイレベル、ＦＩ
ＦＯＷＲ−Ｎ信号がローレベルのアンド条件である。そ
して、ＣＬＫ−Ｎ信号の立上りタイミングで条件不成立
になるとハイレベルに複帰する。
【００２６】ＧＥＮＢ２信号は、ＣＬＫ−Ｐ信号の立上
りタイミングで２入力アンドゲート１０ｂの出力信号を
１ビットフリップフロップ１１ｂにより反転ラッチした
信号である。本信号もローレベルがアクテイブであり成
立する条件としては、ＦＩＦＯＷＲ−Ｎ信号がローレベ
ル、ＧＥＮＢ１信号がハイレベルのアンド条件である。
そして、ＣＬＫ−Ｐ信号の立上りタイミングで条件不成
立になるとハイレベルに戻る。ＦＦＷＲ−Ｎ信号は２入
力オアゲート１０ｃで生成されるＧＥＮＢ１信号とＧＥ
ＮＢ２信号のローオア信号である。
りタイミングで２入力アンドゲート１０ｂの出力信号を
１ビットフリップフロップ１１ｂにより反転ラッチした
信号である。本信号もローレベルがアクテイブであり成
立する条件としては、ＦＩＦＯＷＲ−Ｎ信号がローレベ
ル、ＧＥＮＢ１信号がハイレベルのアンド条件である。
そして、ＣＬＫ−Ｐ信号の立上りタイミングで条件不成
立になるとハイレベルに戻る。ＦＦＷＲ−Ｎ信号は２入
力オアゲート１０ｃで生成されるＧＥＮＢ１信号とＧＥ
ＮＢ２信号のローオア信号である。
【００２７】上記ＧＥＮＢ１，ＧＥＮＢ２信号は、図２
に示される如く交互にアクテイブになり、１６ビットラ
ッチ用フリップフロップ４、５のゲートがイネーブルに
なり、ＬＤＡＴＡ−Ｐ信号のバス上にデータが出力され
る。出力されるデータは上記ＦＦＷＲ−Ｎ信号により順
次８ビットＦＩＦＯメモリ６、７に書き込まれる。な
お、図中、ＬＤＡＴＡ−Ｐ信号のハッチング部分はドン
トケア領域である。従来、１６ビットラッチ用フリップ
フロップ４、５にラッチされていた３２ビットデータを
一度に書き込んでいたものを、前記方式により２入力ア
ンドゲートが２ゲート、１ビットフリップフロップが二
個、２入力オアゲートが１ゲート、インバータが１ゲー
トを追加することにより、１６ビット毎に二度に分けて
ＦＩＦＯメモリ６、７に書き込むようにしたものであ
る。
に示される如く交互にアクテイブになり、１６ビットラ
ッチ用フリップフロップ４、５のゲートがイネーブルに
なり、ＬＤＡＴＡ−Ｐ信号のバス上にデータが出力され
る。出力されるデータは上記ＦＦＷＲ−Ｎ信号により順
次８ビットＦＩＦＯメモリ６、７に書き込まれる。な
お、図中、ＬＤＡＴＡ−Ｐ信号のハッチング部分はドン
トケア領域である。従来、１６ビットラッチ用フリップ
フロップ４、５にラッチされていた３２ビットデータを
一度に書き込んでいたものを、前記方式により２入力ア
ンドゲートが２ゲート、１ビットフリップフロップが二
個、２入力オアゲートが１ゲート、インバータが１ゲー
トを追加することにより、１６ビット毎に二度に分けて
ＦＩＦＯメモリ６、７に書き込むようにしたものであ
る。
【００２８】また、従来技術においては図４に示すよう
に、四個の８ビットＦＩＦＯメモリ６、７、８、９から
のデータ読み出しは、順次８ビットＦＩＦＯメモリ一個
ずつから３２ビットのデータを８ビット毎にエンジン制
御ＬＳＩ３から出力される四個のＦＩＦＯリード信号Ｒ
０〜Ｒ３により行われていたが、本実施例においては８
ビットＦＩＦＯメモリの個数を半減したため、従来技術
において８ビットＦＩＦＯメモリ６、８に書き込んでい
たデータは、順番に、８ビットＦＩＦＯメモリ６に読み
込まれる。
に、四個の８ビットＦＩＦＯメモリ６、７、８、９から
のデータ読み出しは、順次８ビットＦＩＦＯメモリ一個
ずつから３２ビットのデータを８ビット毎にエンジン制
御ＬＳＩ３から出力される四個のＦＩＦＯリード信号Ｒ
０〜Ｒ３により行われていたが、本実施例においては８
ビットＦＩＦＯメモリの個数を半減したため、従来技術
において８ビットＦＩＦＯメモリ６、８に書き込んでい
たデータは、順番に、８ビットＦＩＦＯメモリ６に読み
込まれる。
【００２９】同様にして、８ビットＦＩＦＯメモリ７、
９に書き込んでいたデータは、順番に８ビットＦＩＦＯ
メモリ７に読み込まれる。このため、四個の８ビットＦ
ＩＦＯメモリ６、７、８、９からのデータ読み出しにお
いても、２入力オアゲート１０ｄ、１０ｅを追加し、８
ビットＦＩＦＯメモリ６に対してＲ０、Ｒ２のオア信号
が２入力オアゲート１０ｄにより生成され、リード信号
として入力され、８ビットＦＩＦＯメモリ７に対してＲ
１、Ｒ３のオア信号が２入力オアゲート１０ｅにより生
成され、リード信号として入力される。
９に書き込んでいたデータは、順番に８ビットＦＩＦＯ
メモリ７に読み込まれる。このため、四個の８ビットＦ
ＩＦＯメモリ６、７、８、９からのデータ読み出しにお
いても、２入力オアゲート１０ｄ、１０ｅを追加し、８
ビットＦＩＦＯメモリ６に対してＲ０、Ｒ２のオア信号
が２入力オアゲート１０ｄにより生成され、リード信号
として入力され、８ビットＦＩＦＯメモリ７に対してＲ
１、Ｒ３のオア信号が２入力オアゲート１０ｅにより生
成され、リード信号として入力される。
【００３０】これにより、従来からの基本回路及びタイ
ミングは全て変更することなく、ＦＩＦＯメモリを従来
の半数にすることができる。１６ビットラッチ用フリッ
プフロップ４、５、１ビットフリップフロップ１１ａ、
１１ｂは、いずれもラッチ機能を有するＤタイプであ
り、特にフリップフロップ４、５は出力制御端子付きの
ものを使用するのが好ましい。
ミングは全て変更することなく、ＦＩＦＯメモリを従来
の半数にすることができる。１６ビットラッチ用フリッ
プフロップ４、５、１ビットフリップフロップ１１ａ、
１１ｂは、いずれもラッチ機能を有するＤタイプであ
り、特にフリップフロップ４、５は出力制御端子付きの
ものを使用するのが好ましい。
【００３１】
【発明の効果】以上、詳細に説明した如く、本発明の構
成によれば、従来の基本的な描画ＬＳＩ、エンジン制御
ＬＳＩによる構成を変更することなく、少量の回路素子
の追加により、中間バッフアであるＦＩＦＯメモリの数
を従来より半減することができ、プリンタ制御装置の性
能を落すことなく、小型化及び原価低減されたプリンタ
制御装置の画像データを読出し回路を提供することがで
きる。
成によれば、従来の基本的な描画ＬＳＩ、エンジン制御
ＬＳＩによる構成を変更することなく、少量の回路素子
の追加により、中間バッフアであるＦＩＦＯメモリの数
を従来より半減することができ、プリンタ制御装置の性
能を落すことなく、小型化及び原価低減されたプリンタ
制御装置の画像データを読出し回路を提供することがで
きる。
【図１】 本発明の一実施例であるプリンタ制御装置に
おける画像データを読出し回路のブロック図である。
おける画像データを読出し回路のブロック図である。
【図２】 図１の画像データ読出し回路の動作タイミン
グチャートである。
グチャートである。
【図３】 一般的なプリンタ制御装置の概略ブロック図
である。
である。
【図４】 従来におけるプリンタ制御装置における画像
データ読み出し回路である。
データ読み出し回路である。
【図５】 図４の画像データ読み出し回路のタイミング
チャートである。
チャートである。
１…描画ＬＳＩ ２…フルドットメモリ ３…エンジン制御ＬＳＩ ４、５…１６ビットラッチ用フリップフロップ ６、７、８、９…８ビットＦＩＦＯメモリ １０ａ、ｂ…２入力アンドゲート １０ｃ、ｄ、ｅ…２入力オアゲート １１ａ、ｂ…１ビットフリップフロップ １２…インバータ １３…ホストＣＰＵ １４…ホスト受信部 １５…プロセッサ部 １６…操作パネル １７…ハードディスク １８…フロッピディスク １９…描画ＬＳＩ部 ２０…メモリ ２１…エンジン制御部 ２３…エンジン ２４…中間バッファＦＩＦＯメモリ
Claims (1)
- 【請求項１】 ホストＣＰＵから送信される印刷用コマ
ンド、パラメータの受信及びホストＣＰＵへプリンタス
テータスを送信するホスト受信部と、当該プリンタ制御
装置の管理や前記ホストＣＰＵから受信した印刷用コマ
ンド、パラメータの解析、編集を行ない描画指示を行う
プロセッサ部と、前記プロセッサ部より指示された描画
指示に従い、フルドットメモリに一ページ分の画像デー
タを描画する描画ＬＳＩ部と、印刷時には、フルドット
メモリから画像データを読出しＦＩＦＯメモリに書込
み、エンジンからの同期信号に従い、順次ＦＩＦＯメモ
リから画像データを読出しパラレルシリアル変換して当
該エンジンにビデオ信号を送信するエンジン制御部とを
具備したプリンタ制御装置の画像データ読出し回路にお
いて、 上記ＦＩＦＯメモリへの画像データ書込みタイミングを
変える変更手段を具備したことを特徴とするプリンタ制
御装置の画像データ読出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7011685A JPH08197788A (ja) | 1995-01-27 | 1995-01-27 | プリンタ制御装置の画像データ読出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7011685A JPH08197788A (ja) | 1995-01-27 | 1995-01-27 | プリンタ制御装置の画像データ読出し回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08197788A true JPH08197788A (ja) | 1996-08-06 |
Family
ID=11784878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7011685A Withdrawn JPH08197788A (ja) | 1995-01-27 | 1995-01-27 | プリンタ制御装置の画像データ読出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08197788A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003073369A1 (en) * | 2002-02-26 | 2003-09-04 | Eisei Matsumura | Printer controller |
| EP1587027A1 (en) * | 2002-02-26 | 2005-10-19 | Eisei Matsumura | Printer controller |
| US6960489B2 (en) | 2000-09-01 | 2005-11-01 | Siemens Aktiengesellschaft | Method for structuring an OFET |
| US7064345B2 (en) | 2001-12-11 | 2006-06-20 | Siemens Aktiengesellschaft | Organic field effect transistor with off-set threshold voltage and the use thereof |
| US7223995B2 (en) | 2002-03-21 | 2007-05-29 | Polyic Gmbh & Co. Kg | Logic components comprising organic field effect transistors |
| US7229868B2 (en) | 2000-12-08 | 2007-06-12 | Polyic Gmbh & Co. Kg | Organic field-effect transistor, method for structuring an OFET and integrated circuit |
| US7238961B2 (en) | 2001-02-09 | 2007-07-03 | Polyic Gmbh & Co. Kg | Organic field effect transistor with a photostructured gate dielectric, method for the production and use thereof in organic electronics |
| US7298023B2 (en) | 2001-10-16 | 2007-11-20 | Polyic Gmbh & Co. Kg | Electronic device with organic insulator |
| US7329559B2 (en) | 2003-01-21 | 2008-02-12 | Polyic Gmbh & Co. Kg | Use of conductive carbon black/graphite mixtures for the production of low-cost electronics |
| US7414513B2 (en) | 2002-08-23 | 2008-08-19 | Polyic Gmbh & Co. Kg | Organic component for overvoltage protection and associated circuit |
| US7442954B2 (en) | 2002-11-19 | 2008-10-28 | Polyic Gmbh & Co. Kg | Organic electronic component comprising a patterned, semi-conducting functional layer and a method for producing said component |
| US7479670B2 (en) | 2003-08-25 | 2009-01-20 | Polyic Gmbh & Co Kg | Organic electronic component with high resolution structuring, and method of the production thereof |
| US7483275B2 (en) | 2001-10-18 | 2009-01-27 | Polyic Gmbh & Co. Kg | Electronic unit, circuit design for the same, and production method |
| US7534034B2 (en) | 2000-12-08 | 2009-05-19 | Polyic Gmbh & Co. Kg | Device for detecting at least one environmental influence |
| US7576294B2 (en) | 2003-09-03 | 2009-08-18 | Polyic Gmbh & Co. Kg | Mechanical control elements for organic polymer electronic devices |
| US7589553B2 (en) | 2005-03-01 | 2009-09-15 | Polyic Gmbh & Co. Kg | Electronic module with organic logic circuit elements |
| US7641857B2 (en) | 2002-11-14 | 2010-01-05 | Polyic Gmbh & Co. Kg | Measuring apparatus used for determining an analyte in a liquid sample, comprising polymer electronic components |
-
1995
- 1995-01-27 JP JP7011685A patent/JPH08197788A/ja not_active Withdrawn
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6960489B2 (en) | 2000-09-01 | 2005-11-01 | Siemens Aktiengesellschaft | Method for structuring an OFET |
| US7229868B2 (en) | 2000-12-08 | 2007-06-12 | Polyic Gmbh & Co. Kg | Organic field-effect transistor, method for structuring an OFET and integrated circuit |
| US7534034B2 (en) | 2000-12-08 | 2009-05-19 | Polyic Gmbh & Co. Kg | Device for detecting at least one environmental influence |
| US7238961B2 (en) | 2001-02-09 | 2007-07-03 | Polyic Gmbh & Co. Kg | Organic field effect transistor with a photostructured gate dielectric, method for the production and use thereof in organic electronics |
| US7298023B2 (en) | 2001-10-16 | 2007-11-20 | Polyic Gmbh & Co. Kg | Electronic device with organic insulator |
| US7483275B2 (en) | 2001-10-18 | 2009-01-27 | Polyic Gmbh & Co. Kg | Electronic unit, circuit design for the same, and production method |
| US7064345B2 (en) | 2001-12-11 | 2006-06-20 | Siemens Aktiengesellschaft | Organic field effect transistor with off-set threshold voltage and the use thereof |
| EP1587027A1 (en) * | 2002-02-26 | 2005-10-19 | Eisei Matsumura | Printer controller |
| WO2003073369A1 (en) * | 2002-02-26 | 2003-09-04 | Eisei Matsumura | Printer controller |
| US7223995B2 (en) | 2002-03-21 | 2007-05-29 | Polyic Gmbh & Co. Kg | Logic components comprising organic field effect transistors |
| US7414513B2 (en) | 2002-08-23 | 2008-08-19 | Polyic Gmbh & Co. Kg | Organic component for overvoltage protection and associated circuit |
| US7641857B2 (en) | 2002-11-14 | 2010-01-05 | Polyic Gmbh & Co. Kg | Measuring apparatus used for determining an analyte in a liquid sample, comprising polymer electronic components |
| US7442954B2 (en) | 2002-11-19 | 2008-10-28 | Polyic Gmbh & Co. Kg | Organic electronic component comprising a patterned, semi-conducting functional layer and a method for producing said component |
| US7329559B2 (en) | 2003-01-21 | 2008-02-12 | Polyic Gmbh & Co. Kg | Use of conductive carbon black/graphite mixtures for the production of low-cost electronics |
| US7479670B2 (en) | 2003-08-25 | 2009-01-20 | Polyic Gmbh & Co Kg | Organic electronic component with high resolution structuring, and method of the production thereof |
| US7576294B2 (en) | 2003-09-03 | 2009-08-18 | Polyic Gmbh & Co. Kg | Mechanical control elements for organic polymer electronic devices |
| US7589553B2 (en) | 2005-03-01 | 2009-09-15 | Polyic Gmbh & Co. Kg | Electronic module with organic logic circuit elements |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020402 |