JPS6088454A - 昇圧用ｍｉｓキヤパシタ - Google Patents
昇圧用ｍｉｓキヤパシタInfo
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- JPS6088454A JPS6088454A JP58196454A JP19645483A JPS6088454A JP S6088454 A JPS6088454 A JP S6088454A JP 58196454 A JP58196454 A JP 58196454A JP 19645483 A JP19645483 A JP 19645483A JP S6088454 A JPS6088454 A JP S6088454A
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- layer
- boosting
- polycrystalline silicon
- capacitor
- silicon layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
- H10D1/665—Trench conductor-insulator-semiconductor capacitors, e.g. trench MOS capacitors
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は昇圧用ＭＩＳキャパシタに関し、特ｆこ半導
体メモリのワードラインなどのように負荷の大きいライ
ンを昇圧させるための外圧用ＭＩＳキャパシタに関する
ものである。
体メモリのワードラインなどのように負荷の大きいライ
ンを昇圧させるための外圧用ＭＩＳキャパシタに関する
ものである。
従来例によるこの種のＭＩＳキャパシタの回路構成を第
１図１こ示す。この第１図に３いて、符号Ｖｃｃおよび
Ｖｓｓはメモリ素子への電圧端子およびグランド端子で
あって、Ｑ１１Ｑ２およびＱ３はそれぞれにＮチャネル
エンハンスメント型ＭＯ８Ｔである。
１図１こ示す。この第１図に３いて、符号Ｖｃｃおよび
Ｖｓｓはメモリ素子への電圧端子およびグランド端子で
あって、Ｑ１１Ｑ２およびＱ３はそれぞれにＮチャネル
エンハンスメント型ＭＯ８Ｔである。
そしてまた前記ＭＯ８Ｔ Ｑｌのゲートは電圧端子に接
続され、ソニスはノードＮｌを経てＭＯ８ＴＱｚのゲー
トおよびノードＮｓの電位を昇圧させるだめのキャパシ
タＣ１の一端に接続されておシ、ドレインには高電位が
電２源箪圧レベル、低電位がグランドレベルでの入力信
号φＡが入力される。また前記キャパシタＣ１の他端は
ノードＮ２を経てＭＯ８ＴＱｓのソースおよびＭＯ８Ｔ
Ｑｇのドレインに接続され、かつＭＯ８ＴＱａのドレイ
ンは電圧端子に接続されておシ、ノードＮ２の電位はキ
ャノ（シタＣ１およびＭＯ８ＴＱ！ｌで昇圧され、この
昇圧された電位がφＣ信号として出力される。さらに前
記ＭＯ８ＴＱｇのソースはグランド端子に接続されてお
シ、ゲートには高電位が電源電圧レベル。
続され、ソニスはノードＮｌを経てＭＯ８ＴＱｚのゲー
トおよびノードＮｓの電位を昇圧させるだめのキャパシ
タＣ１の一端に接続されておシ、ドレインには高電位が
電２源箪圧レベル、低電位がグランドレベルでの入力信
号φＡが入力される。また前記キャパシタＣ１の他端は
ノードＮ２を経てＭＯ８ＴＱｓのソースおよびＭＯ８Ｔ
Ｑｇのドレインに接続され、かつＭＯ８ＴＱａのドレイ
ンは電圧端子に接続されておシ、ノードＮ２の電位はキ
ャノ（シタＣ１およびＭＯ８ＴＱ！ｌで昇圧され、この
昇圧された電位がφＣ信号として出力される。さらに前
記ＭＯ８ＴＱｇのソースはグランド端子に接続されてお
シ、ゲートには高電位が電源電圧レベル。
低電位がグランドレベルでの入力信号φＢが入力される
。なお、ＭＯ８ＴＱａのゲート巾ＷはＭＯ８ＴＱ８のゲ
ート巾に比較して充分に大きくとっである。
。なお、ＭＯ８ＴＱａのゲート巾ＷはＭＯ８ＴＱ８のゲ
ート巾に比較して充分に大きくとっである。
また前記従来例回路でのノードＮｓの電位を昇圧するキ
ャパシタＣＩの概要構成を第２図および倉 第３図に示す。これらの第２図および第３図において、
符号１はＰ形３ｉ基板、２は同基板１上に選択的に形成
されたＮ 形不純物拡散層、３はこれらを覆う薄い５ｉ
Ｏ１ｌｉ、４は同膜上に形成された多結晶シリコン膜、
５は素子間分離のための厚い酸化膜であって、前記Ｎ形
不純物拡散層２はノードＮｇに接続され、多結晶シリコ
ン胸４はノードＮｌに接続されている。
ャパシタＣＩの概要構成を第２図および倉 第３図に示す。これらの第２図および第３図において、
符号１はＰ形３ｉ基板、２は同基板１上に選択的に形成
されたＮ 形不純物拡散層、３はこれらを覆う薄い５ｉ
Ｏ１ｌｉ、４は同膜上に形成された多結晶シリコン膜、
５は素子間分離のための厚い酸化膜であって、前記Ｎ形
不純物拡散層２はノードＮｇに接続され、多結晶シリコ
ン胸４はノードＮｌに接続されている。
次に前記従来例回路での動作について述べる。
こ＼では説明を簡略化させるために、前記第１図におけ
るＭＯ８Ｔ Ｑ、ｌ 、ＱＢおよびＱＢのゲートしきい
値電圧ｖｔｈがすべて等しいと仮定し、かつＭＯ８ＴＱ
Ｉのドレインへの入力信号φＡ、ＭＯ８ＴＱ８のゲート
への入力信号φＢの各電圧レベルが共に電源電圧ＶＣＣ
レベルの高電圧であるとする。
るＭＯ８Ｔ Ｑ、ｌ 、ＱＢおよびＱＢのゲートしきい
値電圧ｖｔｈがすべて等しいと仮定し、かつＭＯ８ＴＱ
Ｉのドレインへの入力信号φＡ、ＭＯ８ＴＱ８のゲート
への入力信号φＢの各電圧レベルが共に電源電圧ＶＣＣ
レベルの高電圧であるとする。
このとき、ＭＯ８Ｔ Ｑｓ 、 Ｑｓは共にオンしてお
シ、／ −）’ Ｎｌ （Ｄ電位ＶＮＩ ｉＪ： Ｖｃ
ｃ −Ｖｔｈ テ、ノートＮ８の電位ＶＮｓはＭＯ８Ｔ
Ｑｓのソース・ドレイン間のオン抵抗を几Ｑｇ、ＭＯ
８ＴＱａのソースＱドレイン間のオン抵抗をＲＱａとす
ると、Ｖｓｓ＝０（Ｖ）であるから で与えられる。そしてＭＯ８ＴＱｓのゲート巾はＭＯ８
ＴＱｓのゲート巾に比較して充分に大きく、つま、９Ｒ
Ｑｓは几Ｑ８に比較して充分に大きいので、ＶＮｓつま
ル出力信号φＣの１圧レベルはグランドレベルに近い低
−圧となる。
シ、／ −）’ Ｎｌ （Ｄ電位ＶＮＩ ｉＪ： Ｖｃ
ｃ −Ｖｔｈ テ、ノートＮ８の電位ＶＮｓはＭＯ８Ｔ
Ｑｓのソース・ドレイン間のオン抵抗を几Ｑｇ、ＭＯ
８ＴＱａのソースＱドレイン間のオン抵抗をＲＱａとす
ると、Ｖｓｓ＝０（Ｖ）であるから で与えられる。そしてＭＯ８ＴＱｓのゲート巾はＭＯ８
ＴＱｓのゲート巾に比較して充分に大きく、つま、９Ｒ
Ｑｓは几Ｑ８に比較して充分に大きいので、ＶＮｓつま
ル出力信号φＣの１圧レベルはグランドレベルに近い低
−圧となる。
続いて入力信号φＢの電圧をゲートしきい値電圧ｖｔｈ
以下の低電圧にして１Ｖ１０８ＴＱ８をオフさせる。こ
のオフ後、ノードＮｓの電位ＶＮｇは過渡的にＶＮｌ−
Ｖｔｈ ＝Ｖｃｃ−２Ｖｔｈまで上昇する。そしてこの
ＭＯ８ＴＱｓをオフした後のノードＮ２の電位の、同Ｍ
Ｏ８ＴＱｓをオンしていたときのノードＮ３の１位に対
する上昇分 がキャパシタＣ１，すなわちＭＩ８キャパシタＣ１を通
してノードＮ１に伝えられ、このノードＮｌの電位ＶＮ
ｘは、寄生容量がないとすると のように、 Ｖｃｃ＋Ｖｔｈ以上の高電位となる。そし
てこのとき、ノードＮｓの電位は電源電圧レベルとなシ
、出力信号φＣとして電源電圧レベルの高電位信号が出
力されるのである。
以下の低電圧にして１Ｖ１０８ＴＱ８をオフさせる。こ
のオフ後、ノードＮｓの電位ＶＮｇは過渡的にＶＮｌ−
Ｖｔｈ ＝Ｖｃｃ−２Ｖｔｈまで上昇する。そしてこの
ＭＯ８ＴＱｓをオフした後のノードＮ２の電位の、同Ｍ
Ｏ８ＴＱｓをオンしていたときのノードＮ３の１位に対
する上昇分 がキャパシタＣ１，すなわちＭＩ８キャパシタＣ１を通
してノードＮ１に伝えられ、このノードＮｌの電位ＶＮ
ｘは、寄生容量がないとすると のように、 Ｖｃｃ＋Ｖｔｈ以上の高電位となる。そし
てこのとき、ノードＮｓの電位は電源電圧レベルとなシ
、出力信号φＣとして電源電圧レベルの高電位信号が出
力されるのである。
また前記第２図構成にあって、多結晶シリコン層４に正
の電圧が加えられ、Ｎ不純物拡散層２で囲まれるＳｉ基
板１０表面に反転層が形成されると、この反転層はＮ
不純物拡散層２と導通する。すなわち、このようにして
前記多結晶シリコン層４をノードＮ２側の電極、前記反
転層をノードＮ２側の電極とするＭＩＳキャパシタＣ１
が形成されるのである。
の電圧が加えられ、Ｎ不純物拡散層２で囲まれるＳｉ基
板１０表面に反転層が形成されると、この反転層はＮ
不純物拡散層２と導通する。すなわち、このようにして
前記多結晶シリコン層４をノードＮ２側の電極、前記反
転層をノードＮ２側の電極とするＭＩＳキャパシタＣ１
が形成されるのである。
従来例装置は以上のように構成されておシ、半導体メモ
リでのワードラインのように、負荷の大きなラインを充
分に昇圧させるためには、その昇圧用のＭＩＳキャパシ
タの容量を大きくする必要があったが、半導体メモリ装
置の集積度は益々向上されてお夛、この昇圧用のＭＩ８
キャパシタの面積を充分に大きくとれないために、前記
のような負荷の大きなラインを充分に昇圧できず、半導
体メモリ装置に誤動作を生ずる慮れがあった。
リでのワードラインのように、負荷の大きなラインを充
分に昇圧させるためには、その昇圧用のＭＩＳキャパシ
タの容量を大きくする必要があったが、半導体メモリ装
置の集積度は益々向上されてお夛、この昇圧用のＭＩ８
キャパシタの面積を充分に大きくとれないために、前記
のような負荷の大きなラインを充分に昇圧できず、半導
体メモリ装置に誤動作を生ずる慮れがあった。
この発明は従来のこのような欠点に鑑み、基板の表面に
垂直方向で相互に連続するようにして１ないし複数の溝
部を掘り込むと共に、この溝部の全表面を含んで一様な
厚さに薄い絶縁膜および多結晶シリコン膜を堆積させ、
かつこれらを取シ囲むように不純物拡散層を形成して、
二次元的には小さくても実効的に面積が大きい、従って
容量の大きい昇圧用ＭＩＳキャパシタを提供するモノで
ある。
垂直方向で相互に連続するようにして１ないし複数の溝
部を掘り込むと共に、この溝部の全表面を含んで一様な
厚さに薄い絶縁膜および多結晶シリコン膜を堆積させ、
かつこれらを取シ囲むように不純物拡散層を形成して、
二次元的には小さくても実効的に面積が大きい、従って
容量の大きい昇圧用ＭＩＳキャパシタを提供するモノで
ある。
以下この発明に係る昇圧用ＭＩＳキャパシタの実施例に
つき、第４図ないし第９図を参照して詳細に説明する。
つき、第４図ないし第９図を参照して詳細に説明する。
！４図ないし第６図は一実施例による昇圧用ＭＩＳ牛ヤ
バシタを示し、第４図は同姓圧用ＭＩ８キャパシタの平
面図、第５図および第６図は第４図の■−ｖ線およびＶ
ｌ −Ｖｌ線部のそれぞれ断面図である。
バシタを示し、第４図は同姓圧用ＭＩ８キャパシタの平
面図、第５図および第６図は第４図の■−ｖ線およびＶ
ｌ −Ｖｌ線部のそれぞれ断面図である。
これらの第４図ないし第６図実施例において、符号１１
はＰ形Ｓｉ基板、 １２はこのＳｉ基板１１の表面に垂
直方向で相互に連続するようにして掘シ込んだ工ないし
複数２図では２個の溝部、１３はこれらの溝部１２を取
シ囲むようにして８ｉ基板１１上に選択的に形成された
Ｎ不純物拡散層、１４はこのＮ不純物拡散層１３および
各溝部１２の全表面を含んで一様な厚さに堆積させた５
ｉｎｓ膜、１５は各溝部１２の５ｉｎｓ膜上に一様な厚
さで堆積させた多結晶シリコン層、１６は素子間分離の
ための厚い酸化膜を示し、多結晶シリコン層１５は前記
第１図回路のノードＮｌに接続され、Ｎｚ不純物拡散層
１３は同ノードＮｚに接続されている。なお図中９点線
表示は溝部１２の頂部。
はＰ形Ｓｉ基板、 １２はこのＳｉ基板１１の表面に垂
直方向で相互に連続するようにして掘シ込んだ工ないし
複数２図では２個の溝部、１３はこれらの溝部１２を取
シ囲むようにして８ｉ基板１１上に選択的に形成された
Ｎ不純物拡散層、１４はこのＮ不純物拡散層１３および
各溝部１２の全表面を含んで一様な厚さに堆積させた５
ｉｎｓ膜、１５は各溝部１２の５ｉｎｓ膜上に一様な厚
さで堆積させた多結晶シリコン層、１６は素子間分離の
ための厚い酸化膜を示し、多結晶シリコン層１５は前記
第１図回路のノードＮｌに接続され、Ｎｚ不純物拡散層
１３は同ノードＮｚに接続されている。なお図中９点線
表示は溝部１２の頂部。
２点鎖線は同底部である。
しかしてこの第４図ないし第６図実施例構成の場合にあ
っては、多結晶シリコン層１５に正の電圧が加えられ、
Ｎ不純物拡散層１３で囲まれるＳｉ基板１１の表面に反
転層が形成されると、この反転層はＮ不純物拡散層１３
と導通する。つまシノードＮｌの電位が多結晶シリコン
層１５下のＳｉ基板１１の表面上に反転層を形成するの
に充分な位大きいときに、前記多結晶シリコン層１５を
ノードＮｌ側の電極、前記反転層をノードＮ２側の電極
とするところの、二次元的には小さくても実効的に面積
が大きい、従って容量の大きい昇圧用ＭＩＳキャパシタ
Ｃ１が形成されるのである。
っては、多結晶シリコン層１５に正の電圧が加えられ、
Ｎ不純物拡散層１３で囲まれるＳｉ基板１１の表面に反
転層が形成されると、この反転層はＮ不純物拡散層１３
と導通する。つまシノードＮｌの電位が多結晶シリコン
層１５下のＳｉ基板１１の表面上に反転層を形成するの
に充分な位大きいときに、前記多結晶シリコン層１５を
ノードＮｌ側の電極、前記反転層をノードＮ２側の電極
とするところの、二次元的には小さくても実効的に面積
が大きい、従って容量の大きい昇圧用ＭＩＳキャパシタ
Ｃ１が形成されるのである。
次に第７図ないし第９図実施例構成は、前記第４図ない
し第６図実施例構成の変形例による昇圧用ＭＩｉＳキャ
パシタを示し、第７図は同姓圧用ＭＩ８キャパシタの平
面図、第８図および第９図は第７図の■−■線および■
〜■線部のそれぞれ断面図である。
し第６図実施例構成の変形例による昇圧用ＭＩｉＳキャ
パシタを示し、第７図は同姓圧用ＭＩ８キャパシタの平
面図、第８図および第９図は第７図の■−■線および■
〜■線部のそれぞれ断面図である。
すなわち、この第７図ないし第９図実施例構成では、前
記第４図ないし第６図実施例構成での。
記第４図ないし第６図実施例構成での。
前記第１に相当する多結晶シリコン層１５上に、一様な
厚さで前記第１に相当するに８ｉ０ｓ膜１４に対応した
第２のＳｉα１換１７を堆積させると共に、この第２の
８ｉｏ２腹１７上に一様な厚さで第２の多結晶シリコン
層１８を堆積させ、かつ前記Ｎ＋不純物拡散層１３およ
び第２の多結晶シリコンノー１８を前記第１図回路のノ
ードＮＩＩＫ接続させ、第１の多結晶シリコン層１５を
同ノードＮｌに接続させたものである。従ってこの第７
図ないし第９図実施例構成の場合、ノードＮｌに正の１
圧が加４つらないときでも、ノードＮｉ１ｌｌの１極を
第１の多結晶シリコン層１５．ノードＮ２側の電極を第
２の多結晶シリコン層１Ｂとする昇圧用ＭＩ８キャパシ
タＣ１が形成されることになシ、またノードＮｌの電位
がＮ不純物拡散層で囲まれる８ｇ基板１１の表面上に反
転層を形成するのに充分な位大きいときには、ノードＮ
ｚとノードＮｉとの間に前記キャパシタＣ１と並列に、
別のキャパシタが加えられて、前記第４図ないし８６図
実施例での外圧用ＭＩＳキャパシタよシも一層大きな容
量をもつ昇圧用ＭＩ８キャパシタＣ１が得られるのであ
る。
厚さで前記第１に相当するに８ｉ０ｓ膜１４に対応した
第２のＳｉα１換１７を堆積させると共に、この第２の
８ｉｏ２腹１７上に一様な厚さで第２の多結晶シリコン
層１８を堆積させ、かつ前記Ｎ＋不純物拡散層１３およ
び第２の多結晶シリコンノー１８を前記第１図回路のノ
ードＮＩＩＫ接続させ、第１の多結晶シリコン層１５を
同ノードＮｌに接続させたものである。従ってこの第７
図ないし第９図実施例構成の場合、ノードＮｌに正の１
圧が加４つらないときでも、ノードＮｉ１ｌｌの１極を
第１の多結晶シリコン層１５．ノードＮ２側の電極を第
２の多結晶シリコン層１Ｂとする昇圧用ＭＩ８キャパシ
タＣ１が形成されることになシ、またノードＮｌの電位
がＮ不純物拡散層で囲まれる８ｇ基板１１の表面上に反
転層を形成するのに充分な位大きいときには、ノードＮ
ｚとノードＮｉとの間に前記キャパシタＣ１と並列に、
別のキャパシタが加えられて、前記第４図ないし８６図
実施例での外圧用ＭＩＳキャパシタよシも一層大きな容
量をもつ昇圧用ＭＩ８キャパシタＣ１が得られるのであ
る。
なお、前記各実施例においては、〜ＩＩＳキャパシタを
形成する絶縁膜として５１０ｇを用いているが、その他
にもＳｉ８Ｎ４．Ｔａ２０５などを用いてもよいことは
勿論である、 〔発明の効果〕 以上詳述したようにこの発明によれば、半導体メモリの
ワードラインなどのように負荷の大きいラインを昇圧さ
ぜるための昇圧用ＭＩ８キャパシタにおいて、基板の表
面に垂直方向で相互に連続する１カいし複数の溝部を掘
シ込むと共に、この溝部の全表面を含んで一様な厚さに
薄い絶縁膜および多結晶シリコン膜を堆積させ、かつこ
れらを取シ囲むように不純物拡散層を形成して、実効的
に面積が大きく容量の大きいキャパシタ構成としたので
、半導体メモリ装置での集積度が高くて昇圧用ＭＩＳキ
ャパシタの二次元的面積を大きくとシ得ないときでも、
この負荷の大きいラインを充分に昇圧させることが可能
となり、同半導体メモリ装置の誤動作を低減できるなど
の特長を有するものである。
形成する絶縁膜として５１０ｇを用いているが、その他
にもＳｉ８Ｎ４．Ｔａ２０５などを用いてもよいことは
勿論である、 〔発明の効果〕 以上詳述したようにこの発明によれば、半導体メモリの
ワードラインなどのように負荷の大きいラインを昇圧さ
ぜるための昇圧用ＭＩ８キャパシタにおいて、基板の表
面に垂直方向で相互に連続する１カいし複数の溝部を掘
シ込むと共に、この溝部の全表面を含んで一様な厚さに
薄い絶縁膜および多結晶シリコン膜を堆積させ、かつこ
れらを取シ囲むように不純物拡散層を形成して、実効的
に面積が大きく容量の大きいキャパシタ構成としたので
、半導体メモリ装置での集積度が高くて昇圧用ＭＩＳキ
ャパシタの二次元的面積を大きくとシ得ないときでも、
この負荷の大きいラインを充分に昇圧させることが可能
となり、同半導体メモリ装置の誤動作を低減できるなど
の特長を有するものである。
第１図は一般的な半導体メモリ装置における負荷の大き
いラインを昇圧させるだめの回路構成を示す回路結線図
、第２図は同上回路に用いられる従来例での昇圧用ＭＩ
Ｓキャパシタの概要構成を示す平面図、第３図は第２図
のト１線部の断面図であ夛、また第４図はこの発明の一
実施例による同上昇圧用ＭＩ８キャパシタの概要構成を
示す平面図、第５図および第６図は第４図の■−ｖ線お
よびＭ−Ｖｌ線部のそれぞれ断面図、さらに第７図は同
上他の実施例による昇圧用ＭＩＳキャパシタの概要構成
を示す平面図、第８図および第９図は第７図のｔｉｌｌ
−ｋｌ線および■−■線部のそれぞれ断面図である。 １ｌ−−−−Ｐ形Ｓｉ基板、ｌ ２１１１１１１１１基
板の溝部、１３・・・・Ｎ 不純物拡散層、１４および
１７・・・・第１および第２のＳｉｇｎ康（絶縁膜）、
１５および１８・・・・第１および第２の多結晶シリコ
ン層。 代理人 大岩増雄 第１図 第２図 ２ 第３図 を 第４図 第５図 １ 第６図 手続補正書（自発） 昭和タフ年ｑ月／／ ”ＩＥ 特許庁長官殿 １、事件の表示 特願昭５８−１９６４５４号２、発明
の名称 昇圧用ＭＩＳキャパシタ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 明細書の発明の詳細な説明の欄 （１１明細書第３頁第９行のｒＱｚのドレイン」をｒＱ
ｓのドレイン」と補正する。 （２１回書同頁第１０行の「Ｑ３ 」をｉＱｔ 」と補
正する。 （３）同書第８頁第１８行の「Ｎ、」を「Ｎ＋」と補正
する。 以上
いラインを昇圧させるだめの回路構成を示す回路結線図
、第２図は同上回路に用いられる従来例での昇圧用ＭＩ
Ｓキャパシタの概要構成を示す平面図、第３図は第２図
のト１線部の断面図であ夛、また第４図はこの発明の一
実施例による同上昇圧用ＭＩ８キャパシタの概要構成を
示す平面図、第５図および第６図は第４図の■−ｖ線お
よびＭ−Ｖｌ線部のそれぞれ断面図、さらに第７図は同
上他の実施例による昇圧用ＭＩＳキャパシタの概要構成
を示す平面図、第８図および第９図は第７図のｔｉｌｌ
−ｋｌ線および■−■線部のそれぞれ断面図である。 １ｌ−−−−Ｐ形Ｓｉ基板、ｌ ２１１１１１１１１基
板の溝部、１３・・・・Ｎ 不純物拡散層、１４および
１７・・・・第１および第２のＳｉｇｎ康（絶縁膜）、
１５および１８・・・・第１および第２の多結晶シリコ
ン層。 代理人 大岩増雄 第１図 第２図 ２ 第３図 を 第４図 第５図 １ 第６図 手続補正書（自発） 昭和タフ年ｑ月／／ ”ＩＥ 特許庁長官殿 １、事件の表示 特願昭５８−１９６４５４号２、発明
の名称 昇圧用ＭＩＳキャパシタ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 明細書の発明の詳細な説明の欄 （１１明細書第３頁第９行のｒＱｚのドレイン」をｒＱ
ｓのドレイン」と補正する。 （２１回書同頁第１０行の「Ｑ３ 」をｉＱｔ 」と補
正する。 （３）同書第８頁第１８行の「Ｎ、」を「Ｎ＋」と補正
する。 以上
Claims (5)
- （１） 基板の表面に垂直方向で相互に連続させて掘り
込んだ１ないし虚数の溝部と、これらの溝部を取り囲む
ようにして、前記基板上に選択的に形成された不純物拡
散層と、この不純物拡散層および前記各溝部の全表面を
含んで一様な厚さに堆積させた第１の絶縁膜と、前記谷
溝部の第１の絶縁膜上に一様な厚さで堆積させた渠１の
多結晶シリコン層とによって構成したことを特徴とする
昇圧用ＭＩＳキャパシタ〇 - （２）第１の多結晶シリコン層はその上ｌこ一様な厚さ
でｖｇ２の絶縁膜を堆積させ、またこの第２の絶縁属上
イこ一様な厚さで第２の多結晶シリコン層を堆積さぜる
と共に、この第２の多結晶シリコン層を不純物拡散層ｌ
こ電気的に接続させたことを特徴とする特許請求のｊ厄
囲第１項記載の昇圧用ＭＩＳ午ヤバシタ。 - （３） 第４および第２の絶縁層に５ｉｎ２を用いたこ
とを特徴とする特許請求の範囲第１項または第２項記載
の昇圧用ＭＩＳキャパシタ。 - （４）第１および第２の絶縁層ｌこ８ｉ３Ｎ４を用いた
ことを特徴とする特許請求の範囲第１項または第２項記
載の昇圧用ＭＩ８キャパシタ。 - （５）第１および第２の絶縁層ｌこＴａ２０５を用いた
ことを特徴とする特許請求の範囲第１項または第２項記
載の昇圧用ＭＩＳキャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58196454A JPS6088454A (ja) | 1983-10-19 | 1983-10-19 | 昇圧用ｍｉｓキヤパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58196454A JPS6088454A (ja) | 1983-10-19 | 1983-10-19 | 昇圧用ｍｉｓキヤパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6088454A true JPS6088454A (ja) | 1985-05-18 |
Family
ID=16358076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58196454A Pending JPS6088454A (ja) | 1983-10-19 | 1983-10-19 | 昇圧用ｍｉｓキヤパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6088454A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009088241A (ja) * | 2007-09-28 | 2009-04-23 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
1983
- 1983-10-19 JP JP58196454A patent/JPS6088454A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009088241A (ja) * | 2007-09-28 | 2009-04-23 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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