JPS6088455A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS6088455A JPS6088455A JP58197155A JP19715583A JPS6088455A JP S6088455 A JPS6088455 A JP S6088455A JP 58197155 A JP58197155 A JP 58197155A JP 19715583 A JP19715583 A JP 19715583A JP S6088455 A JPS6088455 A JP S6088455A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- base layer
- junction
- drain
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、同一半導体基板内にバイポーラ素子とジャ
ンクションＦＥＴ （Ｊ−ＦＥＴ）とを備えた半導体装
置およびその製造方法に関する。
ンクションＦＥＴ （Ｊ−ＦＥＴ）とを備えた半導体装
置およびその製造方法に関する。
（ロ）従来技術
従来、この種の半導体装置は、バイポーラ素子が形成さ
れた後に、Ｊ、ＦＥＴが形成されている。
れた後に、Ｊ、ＦＥＴが形成されている。
そのため、バイポーラプロセスとＪ−ＦＥＴプロセスと
が必要になるために、素子製造工程が長く複雑になると
いう欠点がある。また、上記理由により、バイポーラ素
子の特性が変動するという欠点がある。
が必要になるために、素子製造工程が長く複雑になると
いう欠点がある。また、上記理由により、バイポーラ素
子の特性が変動するという欠点がある。
一方、Ｊ−ＦＥＴのいわゆるトップゲートを高濃度で形
成すると、ソース／ドレインに直接接触している為、”
ゲート−ソース間、ゲート−ドレイン間の寄生容量か大
きくなり、高周波特性が得にくいという欠点がある。ま
た、同様の理由により、ゲート−ソース間、ゲート−ド
レイン間の耐圧が低くなるという欠点がある。
成すると、ソース／ドレインに直接接触している為、”
ゲート−ソース間、ゲート−ドレイン間の寄生容量か大
きくなり、高周波特性が得にくいという欠点がある。ま
た、同様の理由により、ゲート−ソース間、ゲート−ド
レイン間の耐圧が低くなるという欠点がある。
（ハ）目的
この発明はバイポーラ素子とＪ −Ｆ Ｅ Ｔとを備え
た半導体装置を比較的簡単な工程でもって形成し得る半
導体装置およびその製造方法を提供することを目的とし
ている。
た半導体装置を比較的簡単な工程でもって形成し得る半
導体装置およびその製造方法を提供することを目的とし
ている。
また、この発明の他の目的は、バイポーラ素子とＪ−Ｆ
ＥＴとを備えた半導体装置において、バイポーラ素子の
特性変動が少ない半導体装置およびその製造方法を提供
することを目的としている。
ＥＴとを備えた半導体装置において、バイポーラ素子の
特性変動が少ない半導体装置およびその製造方法を提供
することを目的としている。
さらに、この発明の他の目的は、バイポーラ素子とＪ−
Ｆ、ＥＴとを備えた半導体装置において、Ｊ−ＦＥＴＯ
高周波特性を向上し得るとともに、ゲート−ソース間、
ゲート−ドレイン間の耐圧を高くずことができる半導体
装；６およびその製造方法を提供することにある。
Ｆ、ＥＴとを備えた半導体装置において、Ｊ−ＦＥＴＯ
高周波特性を向上し得るとともに、ゲート−ソース間、
ゲート−ドレイン間の耐圧を高くずことができる半導体
装；６およびその製造方法を提供することにある。
（ニ）構成
第１の発明に係る半導体装置は、同一半導体基板内にバ
イポーラ素子とジャンクションＦ Ｅ ’Ｉ’とを備え
た半導体装置であって、 前記バイポーラ素子は、高濃度不純物層である外部ベー
ス層に対して、低濃度不純物層である内部ベース層及び
エミツタ層とが自己整合によって形成されており、かつ
、前記エミツタ層が前記外部ベース層に直接接しないよ
うに内部ベース層と外部ベース層との間に中濃度不純物
層を形成したものであり、 前記ジャンクションＦＥＴは、高濃度不純物層であるソ
ースおよびドレインに対して、低濃度不純物層であるチ
ャンネル及びトップゲートとが自己整合によって形成さ
れており、かつ、前記トップゲートがソースおよびドレ
インに直接接しないようにチャンネルと前記ソースおよ
びドレイン間に中濃度の不純物層を形成したことを特徴
としている。
イポーラ素子とジャンクションＦ Ｅ ’Ｉ’とを備え
た半導体装置であって、 前記バイポーラ素子は、高濃度不純物層である外部ベー
ス層に対して、低濃度不純物層である内部ベース層及び
エミツタ層とが自己整合によって形成されており、かつ
、前記エミツタ層が前記外部ベース層に直接接しないよ
うに内部ベース層と外部ベース層との間に中濃度不純物
層を形成したものであり、 前記ジャンクションＦＥＴは、高濃度不純物層であるソ
ースおよびドレインに対して、低濃度不純物層であるチ
ャンネル及びトップゲートとが自己整合によって形成さ
れており、かつ、前記トップゲートがソースおよびドレ
インに直接接しないようにチャンネルと前記ソースおよ
びドレイン間に中濃度の不純物層を形成したことを特徴
としている。
第２の発明にかかる半導体の製造方法は、同一半導体基
板内にバイポーラ素子とジャンクションＦＥＴとを備え
た半導体装置の製造方法であって、高濃度不純物層であ
るバイポーラ素子の外部ベース層とジャンクシミ１ンＦ
ＥＴのソース、ドレインとを同時に形成する工程と、 少なくとも前記バイポーラ素子のエミツタ層領域と前記
ジャンクションＦ Ｅ Ｔのチャンネル領域とを除外し
た半導体基板表面に選択酸化膜を形成する工程と、 選択酸化膜が形成された半導体基板に低濃度不純物層で
あるバイポーラ素子の内部ベース層を形成すべき不純物
イオンを打ち込む工程と、前記内部ベース層の不純物イ
オンの打ち込み後に、前記内部ベース層の不純物濃度よ
りもさらに低濃度のジャンクションＦＥＴのチャンネル
層を形成すべき不純物イオンを打し込む工程と、前記内
部ベース層およびチャンネル層の各イオン打ち込みが行
われた半導体基板を熱処理して、バイポーラ素子の内部
ベース層とジャンクションＦＥＴのチャンネル層を同時
に形成する熱処理工程と、 バイポーラ素子のエミツタ層およびジャンクションｌ？
Ｅ Ｔのトップゲートを形成する不純物を同時または個
別に不純物が与えられた半導体基板を熱処理して、前記
エミツタ層およびトップゲートを同時に形成するととも
に、バイポーラ素子の外部ベース層の横拡がりを利用し
て、内部ベース層と外部ベース層との間に中濃度不純物
層を形成し、一方、ジャンクシジンＦＥＴのソース、ド
レイン層の横拡がりを利用して、ソース−チャンネル間
、ドレイン−チャンネル間にそれぞれ中濃度不純物層を
形成する工程を具備したことを特徴としている。
板内にバイポーラ素子とジャンクションＦＥＴとを備え
た半導体装置の製造方法であって、高濃度不純物層であ
るバイポーラ素子の外部ベース層とジャンクシミ１ンＦ
ＥＴのソース、ドレインとを同時に形成する工程と、 少なくとも前記バイポーラ素子のエミツタ層領域と前記
ジャンクションＦ Ｅ Ｔのチャンネル領域とを除外し
た半導体基板表面に選択酸化膜を形成する工程と、 選択酸化膜が形成された半導体基板に低濃度不純物層で
あるバイポーラ素子の内部ベース層を形成すべき不純物
イオンを打ち込む工程と、前記内部ベース層の不純物イ
オンの打ち込み後に、前記内部ベース層の不純物濃度よ
りもさらに低濃度のジャンクションＦＥＴのチャンネル
層を形成すべき不純物イオンを打し込む工程と、前記内
部ベース層およびチャンネル層の各イオン打ち込みが行
われた半導体基板を熱処理して、バイポーラ素子の内部
ベース層とジャンクションＦＥＴのチャンネル層を同時
に形成する熱処理工程と、 バイポーラ素子のエミツタ層およびジャンクションｌ？
Ｅ Ｔのトップゲートを形成する不純物を同時または個
別に不純物が与えられた半導体基板を熱処理して、前記
エミツタ層およびトップゲートを同時に形成するととも
に、バイポーラ素子の外部ベース層の横拡がりを利用し
て、内部ベース層と外部ベース層との間に中濃度不純物
層を形成し、一方、ジャンクシジンＦＥＴのソース、ド
レイン層の横拡がりを利用して、ソース−チャンネル間
、ドレイン−チャンネル間にそれぞれ中濃度不純物層を
形成する工程を具備したことを特徴としている。
（ホ）実施例
第１図は第１の発明に係る半導体装置の一実施例の構造
を略示した断面図である。
を略示した断面図である。
同図において、１００はバイポーラ素子としてのバイポ
ーラトランジスタ、２００は接合型電界効果トランジス
タ（ジャンクションＦＥＴ）である。
ーラトランジスタ、２００は接合型電界効果トランジス
タ（ジャンクションＦＥＴ）である。
このバイポーラトランジスタｌＯＯおよびジャンクショ
ンＦＥＴ２００はＰ型のシリコン基板よりなる同一の半
導体基板１に形成されている。
ンＦＥＴ２００はＰ型のシリコン基板よりなる同一の半
導体基板１に形成されている。
まず、バイポーラトランジスタｌＯＯの構成を説明する
。
。
１０２はＮ生埋め込み拡散層、１０３はＮ型のエピタキ
シャル層であって、特にコレクタを形成する。
シャル層であって、特にコレクタを形成する。
１０４は半導体基板１に形成された各素子を分離するた
めの１）生型の分離拡散層である。１０５はＮ＋型のコ
レクタ・ウメールである。
めの１）生型の分離拡散層である。１０５はＮ＋型のコ
レクタ・ウメールである。
１０６は■）＋生型の高濃度不純物層である外部ベース
層である。この外部ベース層１０６は中濃度不純物層で
あるＰ”１Ｆｔ１６８を介してｒ）型の内部ベース層（
ＩＮＴｌ？ｌＮ５ＩＣＢＡＳＨ） １０７に接続してい
る。１０９はＮ生型の不純物層であるエミツタ層である
。前記内部ベース１ｍ１０７及びエミツタ層１０９は、
外部ベース層１０６に対して自己整合により形成される
。
層である。この外部ベース層１０６は中濃度不純物層で
あるＰ”１Ｆｔ１６８を介してｒ）型の内部ベース層（
ＩＮＴｌ？ｌＮ５ＩＣＢＡＳＨ） １０７に接続してい
る。１０９はＮ生型の不純物層であるエミツタ層である
。前記内部ベース１ｍ１０７及びエミツタ層１０９は、
外部ベース層１０６に対して自己整合により形成される
。
特に、エミツタ層１０９は外部ベース層１０６に、直接
に接していない。
に接していない。
１１０は選択酸化膜であって、エミッタ領域を画する縁
部は、いわゆるバーズ・ピーク（ｂｉｒｄ’５ｂｅａｋ
）を形成している。１１１はエミツタ層１０９を形成す
るためにＮ型不純物を添加して被着された多結晶シリコ
ン層、１１２は基板表面を覆うシリコン酸化膜である。
部は、いわゆるバーズ・ピーク（ｂｉｒｄ’５ｂｅａｋ
）を形成している。１１１はエミツタ層１０９を形成す
るためにＮ型不純物を添加して被着された多結晶シリコ
ン層、１１２は基板表面を覆うシリコン酸化膜である。
１１３Ａは外部ベース層１０６に接続するベース電極、
１１３Ｂばコレクタウオール１０５に接続するコレクタ
電極、１１３Ｃば多結晶シリコン層１１１に接続するエ
ミッタ電極である。
１１３Ｂばコレクタウオール１０５に接続するコレクタ
電極、１１３Ｃば多結晶シリコン層１１１に接続するエ
ミッタ電極である。
次に、ジャンクションＦＥＴ２００の構成を説明する。
ジャンクションＦＢＴ２００は前述したバイポーラトラ
ンジスタ１００と類似の構成を有する。すなわち、２０
２はＮ生型埋め込み拡散層、２０３ばエピタキシャル層
よりなるバックゲート、２０４は分離拡散層である。２
０６および２０６ “は、高濃度不純物層であるｌ）
＋＋ ｌｆｆ１であって、特に、２０６はソース、２０
６１はドレインを示している。ソース２０６およびドレ
イン２０６ ′は中濃度不純物層であるＰＮ２０８を介
してチャンネルＦｔ ２０７にそれぞれ接続される。チ
ャンネル層２０７は前記バイポーラトランジスタ１００
の内部ヘース１５１０７よりも低不純物濃度のＰ−Ｊｉ
ｆｆよりなる。２０９はＮ生型のトップゲートである。
ンジスタ１００と類似の構成を有する。すなわち、２０
２はＮ生型埋め込み拡散層、２０３ばエピタキシャル層
よりなるバックゲート、２０４は分離拡散層である。２
０６および２０６ “は、高濃度不純物層であるｌ）
＋＋ ｌｆｆ１であって、特に、２０６はソース、２０
６１はドレインを示している。ソース２０６およびドレ
イン２０６ ′は中濃度不純物層であるＰＮ２０８を介
してチャンネルＦｔ ２０７にそれぞれ接続される。チ
ャンネル層２０７は前記バイポーラトランジスタ１００
の内部ヘース１５１０７よりも低不純物濃度のＰ−Ｊｉ
ｆｆよりなる。２０９はＮ生型のトップゲートである。
前記チャンネル層２０７およびトップゲート２０９はソ
ース２０６、ドレイン２０６１に対して、自己整合によ
り形成される。特に、トップゲート２０９は高濃度不純
物層であるソース２０６およびドレイン２０６１に直接
に接していない。
ース２０６、ドレイン２０６１に対して、自己整合によ
り形成される。特に、トップゲート２０９は高濃度不純
物層であるソース２０６およびドレイン２０６１に直接
に接していない。
２１０は選択酸化膜であって、トップゲート領域を画す
る縁部は、いわゆるバーズ・ピーク（ｂｉｒｄ’ｓ ｂ
ｅａｋ）を形成している。２１１はトップゲート２０９
を形成するためにＮ型不純物を添加して被着された多結
晶シリコン層、２１２は基板表面を覆うシリコン酸化膜
である。
る縁部は、いわゆるバーズ・ピーク（ｂｉｒｄ’ｓ ｂ
ｅａｋ）を形成している。２１１はトップゲート２０９
を形成するためにＮ型不純物を添加して被着された多結
晶シリコン層、２１２は基板表面を覆うシリコン酸化膜
である。
２１３＾はソース電極、２１３Ｂはトルイン電極、２１
３Ｃはゲート電極をそれぞれ示している。
３Ｃはゲート電極をそれぞれ示している。
なお、第１図には表れていないが、ジャンクションＦＥ
Ｔ２００においζ、チャンネル層２０７のソース及びド
レインに面さない側の縁部に沿ってＮ＋層が形成されて
おり、このＮ中層によってトップゲート２０９とバソク
ゲ−１−２０３とが短絡されている。
Ｔ２００においζ、チャンネル層２０７のソース及びド
レインに面さない側の縁部に沿ってＮ＋層が形成されて
おり、このＮ中層によってトップゲート２０９とバソク
ゲ−１−２０３とが短絡されている。
次に、第１図に示した半導体装置の製造方法について説
明する。
明する。
第２図は第２の発明に係る製造方法の一実施例を示す説
明図である。同図において、第１図と同一部分は同一符
号で示している。
明図である。同図において、第１図と同一部分は同一符
号で示している。
（ａ＋ ｐ型の半導体基板１の所定位置にＮ生埋め込み
拡散層１０２および２０２を形成し、さらに、その基板
表面にエピタキシャル層を成長させる。このエピタキシ
ャル層は分離拡散［１０４，２０４によって、各素子ご
とに分離される結果、バイポーラトランジスタ１００に
おいてはコレクタ屓１０３が、ジャンクションＦＥＴ２
００にあってはバンクゲート２０３が、それぞれ形成さ
れる。また、バイポーラトランジスタ１００にあっては
、コレクタの直列抵抗を下げるためにコレクタウオール
１０５が形成される。
拡散層１０２および２０２を形成し、さらに、その基板
表面にエピタキシャル層を成長させる。このエピタキシ
ャル層は分離拡散［１０４，２０４によって、各素子ご
とに分離される結果、バイポーラトランジスタ１００に
おいてはコレクタ屓１０３が、ジャンクションＦＥＴ２
００にあってはバンクゲート２０３が、それぞれ形成さ
れる。また、バイポーラトランジスタ１００にあっては
、コレクタの直列抵抗を下げるためにコレクタウオール
１０５が形成される。
このとき、ジャンクションＦＥＴ２００においては、チ
ャンネル層２０７のソース及びドレインに面さない側の
縁部の濃度が特に高くなるという不都合を避けるために
、−前記縁部に沿って、トップゲート２０９とバックゲ
ー１〜２０３とを短絡するＮ中層が同時に形成される（
ただし、同図ｆａ）には表れてし）ない）。同図に示ず
１２１．２２１は基板表面に形成されるシリコン酸化膜
である。なお、説明の都合上、各素子上のシリコン酸化
膜などを二つ符号で示しているが、これらは−回の処理
で一体に形成されるものであることは勿論である。
ャンネル層２０７のソース及びドレインに面さない側の
縁部の濃度が特に高くなるという不都合を避けるために
、−前記縁部に沿って、トップゲート２０９とバックゲ
ー１〜２０３とを短絡するＮ中層が同時に形成される（
ただし、同図ｆａ）には表れてし）ない）。同図に示ず
１２１．２２１は基板表面に形成されるシリコン酸化膜
である。なお、説明の都合上、各素子上のシリコン酸化
膜などを二つ符号で示しているが、これらは−回の処理
で一体に形成されるものであることは勿論である。
（ｂ１次に、シリコン酸化８１２１．２２１を除去し、
基板表面にＳｉ３Ｎ ４膜を形成する。このとき、Ｓｉ
３Ｎ４膜と半導体基板１との間には、両者の熱膨張係数
の差を緩和するため、バ、７ド・シリコン酸化膜１２３
．２２３を介在させる。しかして、バイポーラトランジ
スタ１００のエミ・ツタ領域、ジャンクシジンＦＥ′ｒ
２００のトップゲート領域にあたる部分のＳｉ３ Ｎ
４膜１２２．２２２を残し、他のＳｉａ Ｎ ４膜を選
択除去する。
基板表面にＳｉ３Ｎ ４膜を形成する。このとき、Ｓｉ
３Ｎ４膜と半導体基板１との間には、両者の熱膨張係数
の差を緩和するため、バ、７ド・シリコン酸化膜１２３
．２２３を介在させる。しかして、バイポーラトランジ
スタ１００のエミ・ツタ領域、ジャンクシジンＦＥ′ｒ
２００のトップゲート領域にあたる部分のＳｉ３ Ｎ
４膜１２２．２２２を残し、他のＳｉａ Ｎ ４膜を選
択除去する。
（Ｃ）外部ベース層１０６ 、ソース２０６およびドレ
イン２０６ °を形成する部分以外をホトレジスト２４
．２２４で覆う。その上から、Ｐ型不純物であるボロン
をイオン打ち込みする。
イン２０６ °を形成する部分以外をホトレジスト２４
．２２４で覆う。その上から、Ｐ型不純物であるボロン
をイオン打ち込みする。
（ｄｌホトレジスト１２４．２２４を除去した後、熱処
理することにより、選択酸化膜１１０．２２０が形成さ
れるとともに、Ｐ÷十型の外部ヘースｌ１ｉｉ１０６
、ソース２０６およびドレイン２０６′が形成される。
理することにより、選択酸化膜１１０．２２０が形成さ
れるとともに、Ｐ÷十型の外部ヘースｌ１ｉｉ１０６
、ソース２０６およびドレイン２０６′が形成される。
しかして、各Ｓｉ３ Ｎ ４膜１２２５．２２２の縁部
は盛り上がり、その下方には選択酸化によるバーズ・ビ
ーク１２５．２２５が形成される。
は盛り上がり、その下方には選択酸化によるバーズ・ビ
ーク１２５．２２５が形成される。
（０１次に、Ｓｉａ Ｎ ４ 膜１２２．２２２を除去
し、ジー？７クシヨンＦＥＴ２００のトップゲート領域
にあたる部分をホトレジスト２３０で覆う。そして、バ
イポーラトランジスタ２００の内部ベース層１０．を形
成ずべき不純物濃度でもってボロンをイオン打ち込みす
る。ここで、１２３ °、２２３’は前記Ｓｉａ Ｎ
４１ｆｉ１３０．２３０の下方にあったバット・シリコ
ン酸化膜である。
し、ジー？７クシヨンＦＥＴ２００のトップゲート領域
にあたる部分をホトレジスト２３０で覆う。そして、バ
イポーラトランジスタ２００の内部ベース層１０．を形
成ずべき不純物濃度でもってボロンをイオン打ち込みす
る。ここで、１２３ °、２２３’は前記Ｓｉａ Ｎ
４１ｆｉ１３０．２３０の下方にあったバット・シリコ
ン酸化膜である。
（ｆｌ前記イイオン打込みの後、ホトレジスト２３０を
除去する。そして、ジャンクションＦＥＴ２００のチャ
ンネル層２０７を形成すべき不純物濃度でもってボロン
をイオン打ち込みする。チャンネル層２０７を形成すべ
心不純物濃度は、前記内部ベース屓１０７の不純物濃度
よりもさらに低いので、チャンネル層２０７のイオン打
ら込みが、前記内部ベース屓１０７の不純物濃度に与え
る影響は無視できる。
除去する。そして、ジャンクションＦＥＴ２００のチャ
ンネル層２０７を形成すべき不純物濃度でもってボロン
をイオン打ち込みする。チャンネル層２０７を形成すべ
心不純物濃度は、前記内部ベース屓１０７の不純物濃度
よりもさらに低いので、チャンネル層２０７のイオン打
ら込みが、前記内部ベース屓１０７の不純物濃度に与え
る影響は無視できる。
もし、追加量が無視できない不純物濃度になる場合は、
バイポーラトランジスタ２００の内部ベース層１０７を
形成するときのボロンイオンの打し込み量を減少させて
おくとよい。
バイポーラトランジスタ２００の内部ベース層１０７を
形成するときのボロンイオンの打し込み量を減少させて
おくとよい。
（８１次に、パッドシリコン酸化膜１２３ “、２２３
′ヲ除去したのち、エミツタ層１０９およびトップゲー
ト２０９を形成ずべきＮ型不純物が添加された多結晶シ
リコン膜１２６．２２６が形成される。
′ヲ除去したのち、エミツタ層１０９およびトップゲー
ト２０９を形成ずべきＮ型不純物が添加された多結晶シ
リコン膜１２６．２２６が形成される。
（ｈｌエミ９ツタ領域およびトップゲート領域にあたる
部分以外の多結晶シリコン膜を選択除去した後、熱処理
を行う。これにより、バイポーラトランジスタ１００に
おいては、エミツタ層１０９および内部ベース層１０７
が、一方、ジャンクションＦＥ２００にあっては、トソ
プゲ′−１〜２０９およびチャンネル層２０７が、それ
ぞれ形成される。また、この熱処理により、バイポーラ
トランジスタ１００においては、外部ベース層１０６が
横に拡がる結果、Ｐ型の内部ベース屓１０７とＰ＋＋型
の外部ベース層１０６との間に、前記両層の中間不純物
濃度を有したＰ＋層１０８が形成される。一方、ジャン
クションＦＥＴ２００にあっては、ソース２０６および
ドレイン２０６ “が横に広がる結果、Ｐ−型のチャン
ネル層２０７とＰ＋十型のソース２０６およびドレイン
２０６′との間に、前記両層の中間不純物濃度を有した
Ｐ層２０８がそれぞれ形成される。
部分以外の多結晶シリコン膜を選択除去した後、熱処理
を行う。これにより、バイポーラトランジスタ１００に
おいては、エミツタ層１０９および内部ベース層１０７
が、一方、ジャンクションＦＥ２００にあっては、トソ
プゲ′−１〜２０９およびチャンネル層２０７が、それ
ぞれ形成される。また、この熱処理により、バイポーラ
トランジスタ１００においては、外部ベース層１０６が
横に拡がる結果、Ｐ型の内部ベース屓１０７とＰ＋＋型
の外部ベース層１０６との間に、前記両層の中間不純物
濃度を有したＰ＋層１０８が形成される。一方、ジャン
クションＦＥＴ２００にあっては、ソース２０６および
ドレイン２０６ “が横に広がる結果、Ｐ−型のチャン
ネル層２０７とＰ＋十型のソース２０６およびドレイン
２０６′との間に、前記両層の中間不純物濃度を有した
Ｐ層２０８がそれぞれ形成される。
いか、通常の半導体装置の製造方法と同様に、各電極が
形成される。
形成される。
なお、上述の第２の発明の実施例では、バイポーラトラ
ンジスタ１００のエミッタＮ１０９とジャンクションＦ
ＥＴ２００のトップゲート２０９とを同時に形成すると
して説明した。しかし、それぞれに必要な不純物濃度が
異なる場合に、これらは個別に製造され得るものである
。
ンジスタ１００のエミッタＮ１０９とジャンクションＦ
ＥＴ２００のトップゲート２０９とを同時に形成すると
して説明した。しかし、それぞれに必要な不純物濃度が
異なる場合に、これらは個別に製造され得るものである
。
（へ）効果
この発明によれば、バイポーラ素子とジャンクションＦ
ＥＴとが同時に形成されるため、素子製造工程が従来と
比較して、短縮、簡略化される。
ＥＴとが同時に形成されるため、素子製造工程が従来と
比較して、短縮、簡略化される。
したがって、半導体装置の製造の二Ｊストダウンおよび
、納期短縮をはかることができる。
、納期短縮をはかることができる。
また、この発明によれば、バイポーラ素子形成後のジャ
ンクションＦＥＴの形成に起因する、ノ＼イボーラ素子
の特性変動がない。
ンクションＦＥＴの形成に起因する、ノ＼イボーラ素子
の特性変動がない。
さらに、この発明によれば、ジャンクションＦ゛ＥＴの
トップゲートと高濃度不純物層であるソース、ドレイン
が直接接することがないため、ゲート・ドレイン間、ゲ
ート・ソース間の寄生容量をすくなくできるので、装置
の高周波特性を向上させることができる。また、同様の
理由により、ゲート・ドレイン間、ゲート・ソース間の
耐圧を向上することができる。しかして、ジャンクショ
ンＦＥＴのチャンネルＪｆｊとソース・トレイン間には
、中間不純物層が形成されるため、ジャンクシジンＦＥ
ＴのＯＮ抵抗が高くならないという別異の効果もそうす
る。
トップゲートと高濃度不純物層であるソース、ドレイン
が直接接することがないため、ゲート・ドレイン間、ゲ
ート・ソース間の寄生容量をすくなくできるので、装置
の高周波特性を向上させることができる。また、同様の
理由により、ゲート・ドレイン間、ゲート・ソース間の
耐圧を向上することができる。しかして、ジャンクショ
ンＦＥＴのチャンネルＪｆｊとソース・トレイン間には
、中間不純物層が形成されるため、ジャンクシジンＦＥ
ＴのＯＮ抵抗が高くならないという別異の効果もそうす
る。
第１図は第１の発明に係る半導体装置の一実施例の構造
を略示した断面図、第２図は第２の発明に係る製造方法
の一実施例を示す説明図である。 １００ ・・・バイポーラトランジスタ、２００ ・・
・ジャンクションＦＥＴ、１０３ ・・・コレクタ層、
１０６ ・・・外部ベース層、１０７ ・・・内部ベー
ス屓、１０９ ・・・エミツタ層、２０３ ・・・ハッ
クゲート２０３．２０６ ・・・ソース、２０６１ ・
・・トレイン２０６’、２０９ ・・・トップゲート。 特許出願人 ローム株式会社 代理人 弁理士 大 西 孝 治 特許庁長官 若 杉 和 夫 殿 １．事件の表示 昭和５８年特許願第１９，７１５’５
号２、発明の名称 半導体装置およびその製造方法 ３、補正をする晶 事件との 係 特許出願人
を略示した断面図、第２図は第２の発明に係る製造方法
の一実施例を示す説明図である。 １００ ・・・バイポーラトランジスタ、２００ ・・
・ジャンクションＦＥＴ、１０３ ・・・コレクタ層、
１０６ ・・・外部ベース層、１０７ ・・・内部ベー
ス屓、１０９ ・・・エミツタ層、２０３ ・・・ハッ
クゲート２０３．２０６ ・・・ソース、２０６１ ・
・・トレイン２０６’、２０９ ・・・トップゲート。 特許出願人 ローム株式会社 代理人 弁理士 大 西 孝 治 特許庁長官 若 杉 和 夫 殿 １．事件の表示 昭和５８年特許願第１９，７１５’５
号２、発明の名称 半導体装置およびその製造方法 ３、補正をする晶 事件との 係 特許出願人
Claims (4)
- （１）同一半導体基板内にバイポーラ素子とジャンクシ
ョンＦＥＴとを備えた半導体装置において、前記バイポ
ーラ素子は、高濃度不純物層である外部ベース層に対し
て、低濃度不純物層である内部ベース層及びエミツタ層
とが自己整合によって形成されており、かつ、前記エミ
ツタ層が前記外部ベース層に直接接しないように内部ベ
ース層と外部ベース層との間に中濃度不純物層を形成し
たものであり、 前記ジャンクションＦＥＴは、高濃度不純物層であるソ
ースおよびドレインに対して、低濃度不純物層であるチ
ャンネル及びトップゲートとが自己整合によって形成さ
れており、かつ、前記トップゲートがソースおよびドレ
インに直接接しないようにチャンネルと前記ソースおよ
びドレイン間に中濃度の不純物層を形成したことを特徴
とする半導体装置。 - （２）前記バイポーラ素子およびジャンクション１？Ｅ
Ｔに形成される中濃度不純物層はバーズ・ピーク状絶縁
物の下面に形成されたものであることを特徴とする特許
請求の範囲第１項記載の半導体装置。 - （３）同一半導体基板内にバイポーラ素子とジャンクシ
ョンＦＥ′ｒとを備えた半導体装置の製造方法においζ
、 高濃度不純物層であるバイポーラ素子の外部ベース層と
ジャンクションＦ Ｅ ｉ”のソース、ドレインとを同
時に形成する工程と、 少なくとも前記バイポーラ素子のエミツタ層領域と前記
ジャンクションＦＥＴのチャンネル領域とを除外した半
導体基板表面に選択酸化膜を形成する工程と、 選択酸化膜が形成された半導体基板に低濃度不純物層で
あるバイポーラ素子の内部ベース層を形成すべき不純物
イオンを打ぢ込む工程と、前記内部ベース層の不純物イ
オンの打ち込み後に、前記内部ベース層の不純物濃度よ
りもさらに低濃度のジャンクションＦ Ｅ ７Ｆのチャ
ンネル層を形成すべき不純物イオンを打し込む工程と、
前記内部ベース層およびチャンネル層の各イオン打ら込
みが行われた半導体基板を熱処理して、バイポーラ素子
の内部ベース層とジャンクションＦＥＴのチャンネル層
を同時に形成する熱処理工程と、 バイポーラ素子のエミツタ層およびジャンクションＦＥ
Ｔのトップケートを形成する不純物を同時または個別に
不純物が与えられた半導体基板を熱処理して、前記エミ
ツタ層およびトップゲートを同時に形成するとともに、
バイポーラ素子の外部ベース層の横拡がりを利用して、
内部ベース層と外部ベース層との間に中濃度不純物層を
形成し、一方、ジャンクションＦＥＴのソース、ドレイ
ン層の横拡がりを利用して、ソース−チャンネル間、ド
レイン−チャンネル間にそれぞれ中濃度不純物層を形成
する工程を具備したことを特徴とする半導体装置の製造
方法。 - （４）前記選択酸化膜の一部にはバーズ・ピークが形成
されていることを特徴とする特許請求の範囲第３項記載
の半導体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197155A JPH0682789B2 (ja) | 1983-10-20 | 1983-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197155A JPH0682789B2 (ja) | 1983-10-20 | 1983-10-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6088455A true JPS6088455A (ja) | 1985-05-18 |
| JPH0682789B2 JPH0682789B2 (ja) | 1994-10-19 |
Family
ID=16369677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58197155A Expired - Lifetime JPH0682789B2 (ja) | 1983-10-20 | 1983-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682789B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5151765A (en) * | 1988-05-20 | 1992-09-29 | Fujitsu Limited | Semiconductor device comprising high-speed and high-current transistors formed in a common substrate and having matched characteristics |
| EP0676802A1 (en) * | 1994-03-31 | 1995-10-11 | STMicroelectronics S.r.l. | a method of manufacturing a semiconductor device with a buried junction |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114882A (ja) * | 1973-02-28 | 1974-11-01 |
-
1983
- 1983-10-20 JP JP58197155A patent/JPH0682789B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114882A (ja) * | 1973-02-28 | 1974-11-01 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5151765A (en) * | 1988-05-20 | 1992-09-29 | Fujitsu Limited | Semiconductor device comprising high-speed and high-current transistors formed in a common substrate and having matched characteristics |
| EP0676802A1 (en) * | 1994-03-31 | 1995-10-11 | STMicroelectronics S.r.l. | a method of manufacturing a semiconductor device with a buried junction |
| US5605851A (en) * | 1994-03-31 | 1997-02-25 | Sgs-Thomson Microelectronics S.R.L. | Method of forming semiconductor device with a buried junction |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682789B2 (ja) | 1994-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01264253A (ja) | 半導体装置の製造方法 | |
| JP2778553B2 (ja) | 半導体装置およびその製造方法 | |
| JP2000277734A (ja) | 絶縁ゲート型半導体装置及びその製造方法 | |
| JPS60117765A (ja) | 半導体装置の製造方法 | |
| JP3792930B2 (ja) | 超薄型ｓｏｉ静電気放電保護素子の形成方法 | |
| JPH07221296A (ja) | 縦型ｍｏｓ半導体装置及びその製造方法 | |
| JPS6136390B2 (ja) | ||
| JPH0350771A (ja) | 半導体装置 | |
| JPH0575041A (ja) | Ｃｍｏｓ半導体装置 | |
| JP3097095B2 (ja) | 半導体装置の製造方法 | |
| JPH065866A (ja) | 半導体デバイス及びその製造方法 | |
| JPH0414815A (ja) | 半導体装置の製造方法 | |
| JPH0682789B2 (ja) | 半導体装置の製造方法 | |
| JP2953061B2 (ja) | 高耐圧ｍｏｓトランジスタとその製造方法 | |
| JPS63175463A (ja) | バイｍｏｓ集積回路の製造方法 | |
| KR940001257B1 (ko) | 반도체 소자 제조방법 | |
| JPH01108772A (ja) | バイポーラトランジスタの製造方法 | |
| JPS60137055A (ja) | Ｍｏｓｆｅｔとバイポ−ラトランジスタとが混在する半導体装置及びその製造方法 | |
| JPH05291580A (ja) | 半導体装置およびその製法 | |
| KR940002396B1 (ko) | 고속상보형 바이폴라소자의 제조방법 | |
| JPH0897231A (ja) | 半導体装置の製造方法 | |
| JP3122103B2 (ja) | 半導体装置の製法 | |
| JPH08107114A (ja) | 半導体装置およびその製造方法 | |
| JPS61208235A (ja) | 半導体装置の製造方法 | |
| JPH03201485A (ja) | 縦形二重拡散ｍｏｓトランジスタの製造方法 |