JPS6090430A

JPS6090430A - 誤り検出回路

Info

Publication number: JPS6090430A
Application number: JP58198363A
Authority: JP
Inventors: Tsukasa Yamada; 宰山田
Original assignee: Nippon Hoso Kyokai NHK; Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 1983-10-25
Filing date: 1983-10-25
Publication date: 1985-05-21
Also published as: JPH0211185B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、テレビジョン信号の垂直帰線期間にディジタ
ルコード化した文字情報を多毛伝送し、もって家庭用テ
レビ受像機などへ表示する文字コード放送の誤り検出回
路に関するものである。

従来から日本の文字コード放送では、誤り訂正方式とし
て（２７２，１９０）符号を用いるのが最もよいとされ
ている。このことは、本出願人による特願昭５８−８５
７８号「誤り訂正復号方式」からも明らかである。すな
わち、かかる出願は、特に伝送路で生じたビット誤りを
訂正することによって最大限回復させようとする誤り訂
正復号方式に関するものであり、多数決差集合巡回符号
のうちから、データビット２７３．情報ビット１９１お
よびノくリテイビット８２ビットの信号を用い、この信
号から１ビツト減少させて、１パケットを２７２　ビッ
トで構成し、データビット２７２．情報ピッ１１９Ｑお
よびノ々リティビット８２ビットのデータ信号を形成し
て伝送し、伝送されてきたデータ信号に、所定列かすベ
て１の行列を乗算することにより、誤り訂正確率を増大
させて情報を復号できるようにすることを要旨としてい
る。

」一連の特願昭５８−８５７９〜）において提案した基
本的な誤り訂正復号方式を用いると、１パケツト（２７
２ビツト）において８ビットの誤りを訂正することは可
能であるが、９ビット以上の誤りについては、はとんど
訂１１：、できないという欠点がみられた。

また、上述の出願において提案したもう１つの改良され
た誤り訂正復号方式（すなわち、誤りが訂正できないと
きには、先頭ビットをずらせることによって、９ビツト
以」―の誤りも訂正し得るようにした方式）では、処理
時間が長くなりすぎるという欠点がみられた。

そこで、本出願人による４、−ｍ１昭５８−５４００２
号では、１渋り訂正能力を向上させると同時に処理時間
の短縮を図るために、多数決差集合巡回符号を用いる多
数決判定回路、シンドロームレジスタ。

データレジスタを含む誤り、＋［正復号系において、多
数決判定回路に減算回路を付加すると共に、多数決判定
回路の判定閾値を多数決回路入力素子数以内の特定値に
設定し、巡回訂正後に、減算回路を介して判定闇値から
順次に特定数ずつ減算し、判定閾値が所定値に達するま
で減少させて訂正復号することを要旨としている。

しかし、上述したいずれの方式によっても、検出不可能
な誤りが生じるという欠点がみられた。

本発明の目的は、上述の点に鑑み、文字コード放送の誤
り訂正検出が不可能な場合にも誤り訂正ビット数が多い
場合は、誤り検出として扱い、誤訂正の確率を減少させ
るよう構成した誤り検出回路を提供することにある。

かかる目的を達成するために、本発明では多数決差集合
巡回符号誤り復号力式を用いた文字コード放送の誤り訂
正回路において、巡回訂正中にシンドロームレジスタよ
り発生される誤り訂正ビ・ント数を計数し、その計数値
が特定値以」二に達したときは、シンドロームレジスタ
がすべて零となった状態であっても、誤り検出と判断す
る手段を備え、誤字表示を低減せしめるよう構成する。

以下に、図面を参照して本発明の詳細な説明する。

まず、本発明の第１実施例について、第１図ないし第３
図を参照して説明する。

ここで、第１図は、本発明を適用した誤り検出回路の一
実施例を示す。

第２図は、しきい値を順次低下させて訂正を行う場合に
、初期しきいイ１ｉによる訂〕Ｆ能力の差を示すシュミ
レーション図である。ここで、文は多数状論理の初期し
きい値である。

第３図は、本発明の第１実施例における制御手順全体を
示すフローチャートである。ここで、木口はＣＰＵの動
作を示すステップである６その他のステップでは、回路
が自動的に動作する。なお、木閲に示す各々のステップ
については、以下に示す第１図の説明において１．併せ
て述べることとする。

第１ＵＡにおいて、＋００は中央処理装置ＣＰυ（図示
せず）の出力ポート、１０１は差向（Ｐ／Ｓ）・面差（
Ｓ／Ｐ）変換回路、１０２はセレクタ、１０３はデータ
レジスタ（２７２ビツト）　、１０４は２を法とする加
算器、１０５はＣＰｕ（７）入カポ−）、１０Ｅｉはゲ
ート、１０７は２を法とする加算器、１０８はタイミン
グジェネレーク、１０９はシンドロームレジスタ（８２
ビット）、１１０は多数決論理回路、ｌｌｌは誤り検出
回路、１１２はクロック４ｇ号、１１３は誤り訂正前の
データ、１１４は誤り訂正後のデータ、１１５はリセッ
ト信号、１１８はロード信号、１１？はフェッチ信号、
１１８はエラーステータス信号、１１８はレディ信号、
１２０はデータロード制御信号、１２１はデータロード
パルス信号、１２２はデータロードクロック信号、１２
３は誤り訂正ゲート信号、１２４は誤り訂正信号、１２
５はシンドロームシフトクロフタ信号、１２６はフエ・
ソチ用クロック信号、１２７はシリアルロードデータ、
１２８は循即データ、１２８はシンドロームレジスタ信
号、１３０はしきい値減少信号、１３１は誤り訂正不能
信号を表わす。

ＣＰＵはパケｙ　ｌ・信号を受帖すると、そのパケット
イコ；号の誤り訂正処理に入る。゛まず、リセッＩ・信
号１１５を発し、シンドロームレジスタ１０９　（７）
８２ビツトすべてを°０′”状態に、タイミングジェネ
レータ１０８を初期状居ｉに、多数決論理回路１１０の
しきい値を初期状ｊ刃；の’１７”に、誤り検出回路１
】１の課り訂正カウンタを°°０°′に、それぞれセ・
ントしてデータロードに備える。

次に、　ｃｐｕは受信パケット信号（すなわち、誤り訂
正前のデータ＋１３）を並直変換回路１０１ヘロードす
る。この変換回路１０１が８ピクト用のときは３４回、
１θビツト用のときは１７回だけロードすることになる
。ロードのタイミングは、ロード信号１１６に応答して
行う。

タイミングジェネレータ１０８はロード信号１１［１を
受信すると、データロードパルス信号１２１を発し、誤
り訂ＪＥ前のデータ１１３を変換回路１０１のレジスタ
ヘセ・ントシ、データロードクロツタ信号１２２に応答
して、変換回路１０１のデータをデータレジスタ１０３
およびシンドａ−ムレジスタ１０９へ導く。このときは
、データロード制御信号１２０によってゲート１０６を
制御し、シリアルロードデータ１２７を通過させ、また
、データセレクタ１０２はシリアルロードデータ１２７
を選択するモードとする。もちろん、変換回路１０１が
８ビツトのときにはロードクロック信号のパルス数は８
ビツトであり、変換回路１０１が１８ビツトのときには
ロードクロック信号のパルス数は１８ビツトである。こ
のロードの時点では、誤り訂正ゲート信号１２３によっ
て多数決論理回路１１（ｌは禁止されており、誤り訂正
信号１２４は出ていない。

全データがデータレジスタ１０３およびシンドロームレ
ジスタ１０８にロードされると、本回路は自動的に誤り
訂正動作に入る。最初の１回目は、制御イ菖号（誤り訂
正ゲート信号）１２３に応答して、しきい値”１？”に
よって多数決回路１１０が動作し、謂り訂正信号１２４
を出力する。最初から全く誤りがない場合は、誤り検出
回路１１１がシンドロームレジスタ信号１２＋１からそ
の論理和によって誤り無しを検出し、誤り訂正動作に入
らない。

ＣＰＵはエラーステー２７４０号１１８を見て誤りがな
いことを知り、ＣＰＵ内の受信パヶｙト信号をそのまま
用いて復号する。

誤り訂正時のクロック信号は、データロードクロック信
号１２２によって供給される。１巡２７２ビットのクロ
ック信号が出力されると、シンドロームシフトクロック
イ、−１号１２５の１ビットクロックによって、シンド
ロームレジスタｌｏ８のみ１ビツトのシフトがなされる
。このとき、誤り訂正ゲート信号１２３はオフとなり、
誤り訂正は行われない。その理由は、シンドロームの周
期が２７３゜データの周期が２７２と異っているためで
ある。この１巡回において全ての誤りが訂正されていれ
は、エラーステータス信号１１８は誤り無しを表示して
おり、レディ信号＋１９によってＣＰＵヘデータフェッ
ナの催促を行う。したがって、ＣＰＵは常時レディ信号
１１９を見ていればよいことになる。また、このレディ
信号１１９を割込み制御線に供給してｃｐｕへ知らせて
もよい。

２を法とする加算器１０４を経た誤り訂正後のデータ（
循環データ）　１２８’は、データセレクタ＋０２を経
てデータレジスタＩＯ３へ再びロードサレる。また、誤
り検出回路１１１は誤り訂正信号１２４をカウントする
カウンタを含んでおり、そのカウンタが’１３”を示し
た時点において、誤り３１１Ｆ不能信号１３１を出力す
る構成となっている。この誤り訂正不能信号１３１が送
出されているときは。

エラーステータス信号１１８も常に誤り検出を表示する
ような構成になっている。

誤り訂正不能信号１３１を受信したタイミングジェネレ
ータ１０８は、１巡のビットシフトか終了した地点にお
いて、レディ信号１１θを出力する。

ＣＰＵはデータ取り込みを行おうとするが、エラーステ
ータス信号１１８を見て誤り有りの状態を知り、そのパ
ケットについては使用しないことにする。

１巡のデータシフトによる誤り訂正が終了しなかったと
き（すなわち、シンドロームレジスタ１０８の全てが′
０°゛でないとき、または誤り訂正信号が１２回以上出
力されなかったとさ）には、りイミングジェネレータ１
０８からのしきい値減算４８号１３０によって、多数決
論理回路１１０のしきい値を−１″すなわち“’１６”
として前回と同じ動作を行う。このような回路動作の繰
り返しを行うことにより、途中で誤り訂正か完全に行え
ない場合には、本来のしきい値゛°９°゛の演算が終了
するまで順次しきい値を下げていく。この持点でエラー
ステータス信号１１８が誤り無しを表示していないとき
には、誤り検出となり、このデータを使用しない。この
ときもレディ信号１１ｆ３とエラーステータス信号１１
８とによって、ＣＰＵに誤り検出を知らせる。

途中で誤り訂正が終了した場合（すなわち、シンドロー
ムレジスタが全て°”０゛であって、誤り訂正信号の出
力が１２回以下のとき）は、そのしきい値における２７
２ビャトシフーＩ・の終了と同時にレディ信号１１９を
出力し、エラーステータス信号１１８によってＧＰｕに
全てｉｉＩ止されたことを知らせ誤り訂正信号のカウン
ト数を°’１２”に固定して誤り検出に使用する理由は
、しきい値を１順次下げて誤りを′訂正する方式では、
ＩＯビット以下の誤り訂正がほとんど全ての場合に可能
であり、１１ビツトの誤りは９０％の訂正かり能だから
である。第２図に計ＸＳシミュレーションの結果を示す
。

誤り訂正終了時（すなわち、シンドロームレジスタ１０
９が全て“０”′であり、誤り訂正カウント数が°’１
１”以下の場合）には、ＣＰＵはフェッチ信号を発し、
誤り訂正後のデータの取り込みに入る。フェッチ信号に
よって、レディ信号１１９は一時ビジー状態を示すが、
面差変換回路１０１にデータがセットされるとレディ信
号１１９が再び示される。このレディ信号１１９を見て
、ＣＰＵは変換回路１０１のデータを取り込む。必要な
データは１９０ビツトの長さを有しているので、８ビツ
トごとの取り込みでは２４回、１８ビツトごとの取り込
みでは１２回のフェッチ信号を発生することになる。Ｃ
ＰＵは１８０　ビットのデータ取り込み後、データの解
釈および表示を行い、次のパケット受信処理に入る。

以上が、本発明の第１実施例についての動作説明である
。

次に、本発明の第２実施例について説明する。

上述した第１実施例では、誤り訂正が正しくなされたか
否かの判断を、シンドロームレジスタ１０９が全て°０
′°でありｌ［つ誤り訂正カウント数が１１’”以下に
限って行ったが、謂すカウント数の制限を高くし、ある
いはｕｒ変とすることによって、パケット信号を止しく
訂正復元する確率を増大ごせることができる。ただし、
この場合には誤って復元するｆｅｇ＜も増加するので、
　ＣＲＣ（ＣｙｃｌｉｃＲｅｄｕｎｄａｎｃｙ　Ｃ１ｒ
ｅｃｋ）によるデータ部の誤り検出機能などが心安にな
ってくる。

第４図は、本発明による第２実施例の誤り検出回路を示
す。ここで、４００はエンコーグ、　４０１　ｔよりウ
ンタ、４０２はコンパレータ、４ｏ３は論理和回路、４
０４は°’１１”を示す押しボタンスイッチ（図示せず
）からの信号、　４ｏ５．ａｏｅ、ａｏ７はそれぞれ°
“１２°’　、”１３”　、”＋４”を示す押−しボタ
ンスイッチからの信号、４０８は制限無しを示す押しポ
タンスイ・ンチからの信号、４０８は第１図示の信号１
１５と同じリセット信号、４１Ｏは第１図示の信号１２
４と同じ誤り訂正信号、　４１１〜４１４は上述した押
しポタンイへ号４０４〜４０？のエンコード信号、４１
５はカウンタ４０１の出力信号、４１Ｊ第１図の信号１
３１）は誤り訂正数による誤り検出信号、４１７は第１
図示の信号１２８によって検出されるシンドロームレジ
スタからの誤り検出信号を表わす。

外部からのスイッチによって、押しボタン信号４０４〜
４０８のうち指定した１つが°゛１″となり、誤り検出
と判断するためのスレッショルドレベルを指定する。例
えば、押しボタン信号４０４が“’　ｌ　”　ｔｔ　ｉ
”＋ｌｆ、エンコータ４０θヲ通ったエンコード信号４
１１〜４１４は°“１１′′を表わす。すなわち、信号
４１１が“ｌ′”、信号４１２が°°１°°、信号４１
３が°゛０”ゝ、信号４１４がＩＩ゛となる。このエン
コード信号４１１〜４１４は、コンパレータ４０２の一
方の入力信号となる。

４０８はリセット信号であり、誤り訂正開始時に出力さ
れる。このリセットイ、）号４０９は、カウンタ４０１
を初期状態の°゛Ｏ゛にセットする。この状態でパケッ
ト信号の１９（り訂正動作に入ると、誤り訂正を行うた
めに、カウンタ入力信号（すなわち、誤り訂正信号）が
到来し、カウンタ４０１をカウントアンプする。そして
、カウント数がエンコード信号４１１〜４１４で指定さ
れるＷｉより大になった時点で、コンパレーク出力信号
１６がｌ゛となる。

また、シンドロームレジスタからの誤り検出信号４１？
　カ”　０°°であっても（すなわち、シンドロームレ
ジスタが°０゛′のとき）、論理和回路４０３を通過し
たコンパレータ出カイ、１号４１Ｇは、足のままエラー
ステータス信号１１８にｌ°′となって現われ１、誤り
検出を表わす。

制限なしを示す押しボタン信号４０Ｂが°′１゛′の場
合は、特別な場合として１．’ｉｉ！り検出機能を停止
させる。すなわち、コンパレータ４０２への入力の一方
の値を°゛２７２°°を越える伯にセットするか、ある
いはコンパレータ４０２の出力信号４１Ｂが”１゛にな
らないよう直接的に制御する。このことによって、従来
の誤り訂正回路（例えば、上述の特願昭５８−５４００
２号参照）と同じ動作も可能である。この場合には、誤
り訂正の確率を増大させるが、当然に誤訂正の確率も大
となる。そこで、本文中のＣＲＣによる誤り検出機能が
一層重大となる。

以上の説明では、押しボタン信号４０４〜４０７の指定
伯を°’１１”から°１＋Ｉｌ＋する方法をとったが、
同様に°＋２°“　Ｉ＋　＋３１１　、　１＋　＋４１
１．・・・するように構成し、指定数を４個ではなく５
個以上あるいは３個以下に指定しても、同じような機能
が得られるのは当然である。また、押しボタン信号４０
４〜４０８の指定をＣＰＵから命令できるような構成と
しても同様の効果が得られるのは当然である。

更に、本発明のｆｆ４Ｊ３実施例について説明する。

上述の第２実施例において、誤り検出信号４１６および
４１７を別個にフラグとして設け、ＣＰＵにはそれぞれ
を知らせるようにしても同様な効果が得られる。　ＣＰ
Ｕ側において、シンドａ−ムレジスタからの誤り検出信
号４１７のみを誤り検出として使用するか、あるいは、
誤り訂正数による誤り検出信号４１６の情３報をも含め
て誤り検出の判断をするかは、ユーザのプログラムによ
り選択することかり能である。

＠後に、本発明の第４コに流側について説明する。

上述の第３実施例において、誤り検出信号４１６の代り
に、カウンタ４０１の出力データをＣＰＵ側で直接解読
し了り・るような構成にしておくことにより、誤り訂正
後のデータを１使用−するか使用しないかはソフトウェ
アによって判定することができる。本出願人による特願
昭５８−１８０５２３号に示したフレーミングタイミン
グ検出のような場合には。

通常のパケット信号の誤、り検出時とはスレッショルド
レベルを変えて判断すべきであるが、この場合もＣＰＵ
はカウント数を読み取るだけで、誤り検出信号４１７と
併せてプログラムによってフレーミングタイミングの合
否を判定することができる。この場合には当然、コンパ
レータによル比較は行わないので、最後まで（すなわち
、しきい値”　９　”まで）誤り訂正を行うことになる
。また、誤り検出の割合をソフトウェアによって常にカ
ウント管理することにより、誤り検出のスレッショルド
レベルを制御し、もって受信環境に拘わりなく誤り訂正
の普率をある程度一定に保つことができる。さらに、誤
り訂正カウント数の情報を利用して、文字コード放送受
信装置における信号識別回路のスライスレベル調整およ
びサンプル位ゆ相調整と波形等化量のフィードバック情報として利用で
きる利点がある。

上述した各実施例は、既述の特願昭５８−５４００２号
に示した誤り訂正回路を基本としているので、多数決回
路におけるしきい値レベルの初期（ｆｊを°゛１７°′
ではなく、はぼ同様の訂正効果を得ることができる１３
′″等に定めても、あるいは、しきい１′１＾の可変レ
ベルを“−１”ではなく”−２°’、”−３°。

等に設定しても、更には、一定しきい（Ｉｆレベルでの
誤り訂正を誤り訂正動作がなくなるまで繰り返し行ない
、誤り訂正信号がでなくなってから初めてしきい値の減
算を行う等の方法によっても、はぼ同様の誤り訂正効果
を得ることができる。

以上詳述したとおり、本発明を実施することにより、誤
り訂正ビットのカウント数の概要を知ることができるの
で、誤訂正の確率を減少させる効果を挙げることかでき
る。

次に、各実施例における効果を列挙する。

ｉ１実施例では、シンドロームレジスタからの誤り検出
と１．；シシリ訂正ビ・ントをカウントすることによる
誤り検出との論理和をとりＣＰＵヘフラグとして知らせ
ているので、回路およびプログラムを簡単に構成するこ
とかできるという利点がある。

第２実施例では、第１実施例における誤り訂正ビットの
カウンタ出力のしきい値を可変として外部力Ｉ”）　押
Ｌ　ボタン、　Ａ／Ｄ変換器を含んだボリウム。

あるいはＣＰＵにより指定するようにし、もって受信条
件の悪い地点では誤り訂正ビットのカウント数のしきい
イぽ１を増大させるｊ：づにしている。このことにより
、受信条件の悪い地点での受信確率を土曽大させること
ができる。

第３実施例では、シンドロームレジスタからの誤り検出
と、誤り訂正ビットをカウントすることによる誤り検出
とを別個のフラグとしてＣＰＵへ知らせるようにし、誤
り検出の判断をＣＰＵで行うようにしている。そして、
使用目的いかんによっては、誤り訂正ビットのカウント
による誤り検出を無視することも可能である。

第４実施例では、誤り訂正ビットのカウント数を示すカ
ウンタ出力をＣＰＵか直接読み込めるよう構成して、誤
り検出のしきい値をソフトウェアにより決定するように
している。また、この誤り訂正カウント数の情報を信号
識別回路、波形等化量への入力とすることができる。こ
の場合には、コンパレータの一方の入力として、押しボ
タンを用いた直接的なしきい値指定、またはＣＰＵから
のしきい値指定をすることか不要となる。この比較入力
をＣＰＵへのステータス信号として人力した場合には、
ソフトウェアによるカウンタ出力との比較によって、第
１￥施例ないし第３実施例と同様な構成とすることもｕ
丁能である。

以上説明したように、本発明は、誤り訂正ビット数をカ
ウントしてカラン＋−ａが多い場合には、たとえシンド
ロームレジスタの内容が全て°゛０°′であったとして
も、１誤り検出とじて取扱い、もって誤り訂正の確率を
少なくしてい−る。なお、本発明によれば、その他全て
の多数状論理による誤り訂正符号は勿論、その他の信号
についても、同様の誤り検出機能を持たせることかでき
る。

【図面の簡単な説明】

第１図は、本発明を適用した誤り検出回路の一実施例を
示すブロック図、第２図は、計算機シュミレーションによる誤り訂市後の
パケッＩ・正受信−ＩＩＡを示す線図、第３図は、第１
図の動作を説明するフローチャー１・、第４図は、誤り検出回路の別実流側を示すブロック図で
ある。１００・・・出力ボート、１０１・・・Ｐ／Ｓ　、　Ｓ／Ｐ変換回路、１０２・・
・セレクタ、１０３・・・データレジスタ、１０４・・・２を法とする加ｑ器、１０５・・・入力ポート、ｔｏｅ・・・ゲート。１０７・・・２を法とする加算器、１０８・・・タイミングジェネレータ、１０８・・・シ
ンドロームレジスタ、１１０・・・多数決論理回路、＋１１・・・誤り検出回路、＋１２・・・クロック信号、１１３・・・誤り訂正前のデータ、１１４・・・誤り訂正後のデータ、１　、、ｌ　５・・・リセット信号、＋１６・・・ロード信号、１１７・・・フェッチ信号、８８・・・エラーステータス信号、１１９・・・レディ信号、１２０・・・データロード制御信号、１２１・・・データロードパルス信号、＋２２・・・デ
ータロードクロツタ信号、１２３・・・謂り訂正グーＩ
・４１　’１号、１２４・・・誤り訂正信号、１２５・・・シンドロームシフトクロック信号、１２６・・・フェッチ用クロック信号、１２７・・・シ
リアルロードデータ、１２８・・・循環データ、１２８・・・シンドロームレジスタ信号、１３０・・・
しきい（ｆｆｉ減少信号、＋３１・・・誤り訂正不能信
号、４００・・・エンコーダ、４０１・・・カウンタ。４０２・・・コンパレーク、４０３・・・論理和回路、４０４・・パ１１゛°を示す押しボタン信号、４０５・
・・°゛１２°°を示す押しボタン信号、４０６・・・
°°１３°゛を示す押しボタン信号、４０７・・・”１
４”を示す押しボタン信号、４０８・・・制限なしを示
す押しボタン信号、４０８・・・リセット信号、４１０・・・誤り訂正信号、４１１〜４１４・・・４０４〜４０７のエンコード信号
、４１５・・・カウンタ４０１の出力信号、４１６・・・
誤り訂正数による誤り検出信号、４１７・・・シンドロ
ームレジスタからの誤り検出信号。特許出願人　日　本放送協会

Claims

【特許請求の範囲】ｌ）多数決差集合巡回符号誤り復号方式を用いた文字コ
ード放送の誤り訂正回路において。巡回訂止中にシンドロームレジスタより発生される誤り
訂正ビット数を計数し、その計数値が特定値以上に達し
たときは、前記シンドロームレジスタがすべて零となっ
た状態であっても、誤り検出と判断する手段を備え、誤
字表示を低減せしめるようにしたことを特徴とする誤り
検出回路。２）前記特定イ「１を、外部受イａ状態に応じて変化さ
せるようにしたことを特徴とする特許請求の範囲第１項
記載の誤り検出回路。（以下、余白）