JPS6091460A - メモリのアドレス制御装置 - Google Patents
メモリのアドレス制御装置Info
- Publication number
- JPS6091460A JPS6091460A JP58197917A JP19791783A JPS6091460A JP S6091460 A JPS6091460 A JP S6091460A JP 58197917 A JP58197917 A JP 58197917A JP 19791783 A JP19791783 A JP 19791783A JP S6091460 A JPS6091460 A JP S6091460A
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- JP
- Japan
- Prior art keywords
- address
- memory
- signal
- address signal
- circuit
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリのアドレス制御装置に関し、特にマイク
ロコンピュータのアドレス制御装置に適用して好適なも
のである。
ロコンピュータのアドレス制御装置に適用して好適なも
のである。
マイクロコンピュータには、プログラムを記憶するメモ
リをアドレスする方式として各プログラムに絶対アドレ
スを付してメモリに記憶しておき、この絶対アドレスな
ＣＰＵによって順次アクセスすることにより所定のステ
ップの動作を実行させるようにしたいわゆる絶対アドレ
ス型プログラムを持ったものかある。このような絶対ア
ドレス型プログラムは、メモリの各メモリエリアの物理
的アドレスと当該各メモリエリアに格納されているプロ
グラムに付されているアドレスとを一致させるようにア
センブルされており、従ってＣＰＵからメモリに対して
その物理的アドレスがアクセスされたときには当該物理
的アドレスに格納されている同じアドレスを有するプロ
グラムだけが一対一の関係で読出されることになる。
リをアドレスする方式として各プログラムに絶対アドレ
スを付してメモリに記憶しておき、この絶対アドレスな
ＣＰＵによって順次アクセスすることにより所定のステ
ップの動作を実行させるようにしたいわゆる絶対アドレ
ス型プログラムを持ったものかある。このような絶対ア
ドレス型プログラムは、メモリの各メモリエリアの物理
的アドレスと当該各メモリエリアに格納されているプロ
グラムに付されているアドレスとを一致させるようにア
センブルされており、従ってＣＰＵからメモリに対して
その物理的アドレスがアクセスされたときには当該物理
的アドレスに格納されている同じアドレスを有するプロ
グラムだけが一対一の関係で読出されることになる。
このことは、メモリの！ｆのメモリエリアに一旦１つの
制御対象についての制御プログラムをアセンブルしたと
きには、当該アセンブルされた制御プログラムを用いて
他の制御対象を制御することは笑除上不可能であること
を意味している。例えば第１図に示すように２つの制御
対象ａ及びｂに対する制御プログラムＡ及びＢをそれぞ
れメモリ１の物理的アドレスｒ１０００Ｊ〜ｒ１９９９
ｊ及びｒ２０００Ｊ〜ｒ２９９９Ｊのメモリエリア内に
それぞれアセンブルした場合を考えると、ＣＰＵ２はメ
モリ１に対してアドレスｒ１０００Ｊ〜ｒ１９９９Ｊを
１−次アクセスして行くことにより当該メモリエリア内
に格納されている制御ステップ５ＴＡＩ、８ＴＡ２・・
・・・・５ＴＡＮ を順次読出すことによって制御対象
ａを制御プログラムＡによって制御することができ、さ
らにＣＰＵ２はメモリ１の物理的アドレスｒ２０００Ｊ
〜ｒ２９９９Ｊをアクセスすることにより当該メモリエ
リア内に格納されているステップ８ＴＢ １．５ＴＢ２
・・・・・・ＳＴＢＭを順次読出すことにより被制御対
象すを制御プログラムＢによって制御することができる
。
制御対象についての制御プログラムをアセンブルしたと
きには、当該アセンブルされた制御プログラムを用いて
他の制御対象を制御することは笑除上不可能であること
を意味している。例えば第１図に示すように２つの制御
対象ａ及びｂに対する制御プログラムＡ及びＢをそれぞ
れメモリ１の物理的アドレスｒ１０００Ｊ〜ｒ１９９９
ｊ及びｒ２０００Ｊ〜ｒ２９９９Ｊのメモリエリア内に
それぞれアセンブルした場合を考えると、ＣＰＵ２はメ
モリ１に対してアドレスｒ１０００Ｊ〜ｒ１９９９Ｊを
１−次アクセスして行くことにより当該メモリエリア内
に格納されている制御ステップ５ＴＡＩ、８ＴＡ２・・
・・・・５ＴＡＮ を順次読出すことによって制御対象
ａを制御プログラムＡによって制御することができ、さ
らにＣＰＵ２はメモリ１の物理的アドレスｒ２０００Ｊ
〜ｒ２９９９Ｊをアクセスすることにより当該メモリエ
リア内に格納されているステップ８ＴＢ １．５ＴＢ２
・・・・・・ＳＴＢＭを順次読出すことにより被制御対
象すを制御プログラムＢによって制御することができる
。
このようにして２つの被制御対象ａ及びｂを制御するよ
うにアセンブルされたマイクロコンピュータを用いて例
えは被制御対象すとその他の被制御対象Ｃを制御しよう
とする場合には、第１図の制御プログラムＡが格納され
ていたメモリエリアに対して第２図に示すように被制御
対象Ｃを制御するための制御プログラムＣをメモリ１の
物理的アドレスｒ１０００Ｊ〜ｒ１９９９Ｊにアセンブ
ルしなおさなければならない。すなわちアドレスｒｌｏ
ｏＯＪ〜ｒ１９９９Ｊに格納されていた制御プログラム
Ａに代えて被制御対象Ｃを制御するに必皆なステップ５
ＴＣＩ、８ＴＣ２・・・・・・５ＴＣＬをアドレスｒｌ
ｏ００Ｊ〜ｒ１９９９Ｊの間のメモリエリアに格納しな
おすことになる。
うにアセンブルされたマイクロコンピュータを用いて例
えは被制御対象すとその他の被制御対象Ｃを制御しよう
とする場合には、第１図の制御プログラムＡが格納され
ていたメモリエリアに対して第２図に示すように被制御
対象Ｃを制御するための制御プログラムＣをメモリ１の
物理的アドレスｒ１０００Ｊ〜ｒ１９９９Ｊにアセンブ
ルしなおさなければならない。すなわちアドレスｒｌｏ
ｏＯＪ〜ｒ１９９９Ｊに格納されていた制御プログラム
Ａに代えて被制御対象Ｃを制御するに必皆なステップ５
ＴＣＩ、８ＴＣ２・・・・・・５ＴＣＬをアドレスｒｌ
ｏ００Ｊ〜ｒ１９９９Ｊの間のメモリエリアに格納しな
おすことになる。
同様に第１図について上述したようにアセンブルされた
メモリ１を用いて機制御対７ｂに代えて被制御対象ｃを
制御しようとすれば、第１図の制御プログラムＢに代え
て第３−に示すように制御プログラムＣをアドレスｒ２
０００Ｊ〜ｒ２９９９Ｊのメモリエリア内にアセンブル
し面子ことになる。
メモリ１を用いて機制御対７ｂに代えて被制御対象ｃを
制御しようとすれば、第１図の制御プログラムＢに代え
て第３−に示すように制御プログラムＣをアドレスｒ２
０００Ｊ〜ｒ２９９９Ｊのメモリエリア内にアセンブル
し面子ことになる。
このようにメモリ１として絶対アドレス方式で制御プロ
グラムを格納させる場合には、被制御対象が変わればそ
のつと対応するメモリエリアの制御ノログラムをアセン
ブルし厘さなけれはならない煩雑さがある。
グラムを格納させる場合には、被制御対象が変わればそ
のつと対応するメモリエリアの制御ノログラムをアセン
ブルし厘さなけれはならない煩雑さがある。
本発明は以上の虞を考慮してなされたもので、ＣＰＵか
ら与えられるアドレス信号の内容としてメモリ１のＰＪ
ｒ足のメモリエリアの絶対アドレスをアクセスするよう
なアドレス信号を与えるようにすると共に、とのＣＰＵ
からのアドレス信号によって指足されたアドレスを各被
制御対象の制御プログラムを格納しているメモリエリア
の絶対アドレスに変換するようにするようにし、これに
より被制御対象が変更されてもすでに格納されている制
御プログラムをアセンブルし面す必要のないアドレス制
御装置を提案しようとするものである。
ら与えられるアドレス信号の内容としてメモリ１のＰＪ
ｒ足のメモリエリアの絶対アドレスをアクセスするよう
なアドレス信号を与えるようにすると共に、とのＣＰＵ
からのアドレス信号によって指足されたアドレスを各被
制御対象の制御プログラムを格納しているメモリエリア
の絶対アドレスに変換するようにするようにし、これに
より被制御対象が変更されてもすでに格納されている制
御プログラムをアセンブルし面す必要のないアドレス制
御装置を提案しようとするものである。
ＣＰＵから送出されたアドレス信号に対して複数の１０
グラムにそれぞれ対応するアドレスオフセット賞を選択
的に加算してメモリに対するアドレス信号を形成するア
ドレス変換回路を設ける。
グラムにそれぞれ対応するアドレスオフセット賞を選択
的に加算してメモリに対するアドレス信号を形成するア
ドレス変換回路を設ける。
以下図面について本発明の一実施例を詳述する。
第４図においてＣＰＬＴ ２から送出されるアドレス信
号Ｓ１をマイクロコンピュータに対して外付回路として
構成されるアドレス変換回路３においてアドレス変換し
てメモリ１に対するアドレス信号Ｓ３をアドレスバス４
を通じてメモリ１に与えるようになされている。
号Ｓ１をマイクロコンピュータに対して外付回路として
構成されるアドレス変換回路３においてアドレス変換し
てメモリ１に対するアドレス信号Ｓ３をアドレスバス４
を通じてメモリ１に与えるようになされている。
アドレス変換回路３はＣＰＵ２から送出されるアドレス
信号Ｓ１を加算回路１１に受けてアドレスオフセット信
号Ｓ２と加算してその加算出力をアドレスバス４にアド
レス信号Ｓ３として送出する。
信号Ｓ１を加算回路１１に受けてアドレスオフセット信
号Ｓ２と加算してその加算出力をアドレスバス４にアド
レス信号Ｓ３として送出する。
これに加えてアドレス信号ｓ１はアドレス検出回路１２
に与えられ、アドレス信号Ｓ１のアドレス内容が所定の
値になったときこれを検出してその検出信号Ｓ４によっ
てゲート回路１３を開制御する。
に与えられ、アドレス信号Ｓ１のアドレス内容が所定の
値になったときこれを検出してその検出信号Ｓ４によっ
てゲート回路１３を開制御する。
ゲート回路１３にはオフセット量指定回路１４から与え
られるオフセット指定信号Ｓ５をサンプリング記憶する
オフセットレジスタ１５０出力Ｓ６が入力され、かくし
てゲート回１８１３が開１作したときオフセットレジス
タ１５の出力Ｓ６がグー）１３を通じてアドレスオフセ
ット信号８２として加算回路ｌ】に与えられる。
られるオフセット指定信号Ｓ５をサンプリング記憶する
オフセットレジスタ１５０出力Ｓ６が入力され、かくし
てゲート回１８１３が開１作したときオフセットレジス
タ１５の出力Ｓ６がグー）１３を通じてアドレスオフセ
ット信号８２として加算回路ｌ】に与えられる。
ここでＣ）’Ｕ ２はアドレス信号Ｓ１によって第５図
に示すようなアドレス空間をメモリ１に対してアクセス
するようになされている。ｊなわちＣＰＵ２はメモリ１
のアドレス（ｏｏｏｏ）１６からコントロール部の１０
グラムを指定するアドレス信号Ｓ１を送出し、これが終
了した後メモリ１のアドレス（３０００）１６〜（６Ｆ
ＦＦ） 、６を指定するようなアドレス信号８１を送出
する。
に示すようなアドレス空間をメモリ１に対してアクセス
するようになされている。ｊなわちＣＰＵ２はメモリ１
のアドレス（ｏｏｏｏ）１６からコントロール部の１０
グラムを指定するアドレス信号Ｓ１を送出し、これが終
了した後メモリ１のアドレス（３０００）１６〜（６Ｆ
ＦＦ） 、６を指定するようなアドレス信号８１を送出
する。
このようなアドレス信号Ｓ１に対してアドレス検出回路
１２はアドレス信号Ｓ１の内容が（３０００）＋６にな
ったとき検出信号８１４をゲート回路１３に対して与え
てゲートを開くと共に、この状態をその後アドレス信号
Ｓ１の内容が（６ＦＦＦ）、６になる１で維持するよう
になされている。
１２はアドレス信号Ｓ１の内容が（３０００）＋６にな
ったとき検出信号８１４をゲート回路１３に対して与え
てゲートを開くと共に、この状態をその後アドレス信号
Ｓ１の内容が（６ＦＦＦ）、６になる１で維持するよう
になされている。
従ってゲート回路１３はＣＰＵ２から送出されるアドレ
ス信号Ｓ１が（３０００）１６をアクセスしたときオフ
セットレジスタ１５にセットされているオフセット量を
内容とする出力信号Ｓ６を通過させてオフセット４ｇ号
Ｓ２として加算回路１１に与え、かくして加算回路１１
のアドレス信号Ｓ３は（３０００）、６十（アドレスオ
フセットデータ）の内容を持つアドレスをメモリ１に対
してアクセスする。
ス信号Ｓ１が（３０００）１６をアクセスしたときオフ
セットレジスタ１５にセットされているオフセット量を
内容とする出力信号Ｓ６を通過させてオフセット４ｇ号
Ｓ２として加算回路１１に与え、かくして加算回路１１
のアドレス信号Ｓ３は（３０００）、６十（アドレスオ
フセットデータ）の内容を持つアドレスをメモリ１に対
してアクセスする。
これに対してメモリ１は物理的アドレス（ｏｏｏｏ）１
６から所定のメモリエリア範囲にコントロール部のプロ
グラムを格納すると共に、それぞれ互いに異なるメモリ
エリアに被制御対象ａ、ｂ％Ｃに対する制御プログラム
Ａ、Ｂ、Ｃ’にそれぞれ格納する。
６から所定のメモリエリア範囲にコントロール部のプロ
グラムを格納すると共に、それぞれ互いに異なるメモリ
エリアに被制御対象ａ、ｂ％Ｃに対する制御プログラム
Ａ、Ｂ、Ｃ’にそれぞれ格納する。
この実施例の場合被制御対象ａに対する制御プログラム
Ａはメモリ１の物理的アドレス（４０００）１６から所
定のメモリエリアに格納し、また被制御対象すに対する
制御プログラムＢを物理的アドレス（８０００）＋６か
ら所定０−ｉ範囲のメモリエリアに格納し、さらに被制
御対象Ｃに対する制御プログラムＣを物理的アドレス（
ｃｏｏｏ）□６から所定の範囲のメモリエリアに格納す
るようになされている。
Ａはメモリ１の物理的アドレス（４０００）１６から所
定のメモリエリアに格納し、また被制御対象すに対する
制御プログラムＢを物理的アドレス（８０００）＋６か
ら所定０−ｉ範囲のメモリエリアに格納し、さらに被制
御対象Ｃに対する制御プログラムＣを物理的アドレス（
ｃｏｏｏ）□６から所定の範囲のメモリエリアに格納す
るようになされている。
ここでオフセット量指定１ｇ１Ｗ＆１４は″ｆ！＆制御
対象ａ、６％ Ｃに対する制御プログラムＡ％Ｂ％Ｃを
アクセスする場合に、それぞれ５杉プログラムＡ。
対象ａ、６％ Ｃに対する制御プログラムＡ％Ｂ％Ｃを
アクセスする場合に、それぞれ５杉プログラムＡ。
Ｂ％Ｃの先頭アドレス（４０００）□６、（８０００）
、６、（Ｃ０００）１６とＣＰＵ ２のアドレス信号Ｓ
１の制御プログラムに対する先頭アドレス（３０００）
、６’Ｌ引いた値をそれぞれオフセットレジスタ１５に
選択的にロードできるようになされている。すなわち制
御対象ａを制御する場合オフセット量指定回路１４は、
＋ｊ−７−１／ トＬ／ジスタ１５に対し テ（４００
０）１６−（３０００）１６＝（１０００）１６ のア
ドレスオフセットデータをオフセットレジスタ１５にロ
ードする。また被制御対象すを制御する場合にオフセッ
ト量指定回路１４は（８０００）１６ （３０００）□
６＝（５０００）１６のオフセット量をオフセットレジ
スタ１５にロードする。さらに被制御対象Ｃを制御する
場合にオフセット量指定回路１４はオフセットレジスタ
１５に対して（Ｃｏｏｏ）１゜−（３０００）１６＝（
９０００）、６ をロードする。
、６、（Ｃ０００）１６とＣＰＵ ２のアドレス信号Ｓ
１の制御プログラムに対する先頭アドレス（３０００）
、６’Ｌ引いた値をそれぞれオフセットレジスタ１５に
選択的にロードできるようになされている。すなわち制
御対象ａを制御する場合オフセット量指定回路１４は、
＋ｊ−７−１／ トＬ／ジスタ１５に対し テ（４００
０）１６−（３０００）１６＝（１０００）１６ のア
ドレスオフセットデータをオフセットレジスタ１５にロ
ードする。また被制御対象すを制御する場合にオフセッ
ト量指定回路１４は（８０００）１６ （３０００）□
６＝（５０００）１６のオフセット量をオフセットレジ
スタ１５にロードする。さらに被制御対象Ｃを制御する
場合にオフセット量指定回路１４はオフセットレジスタ
１５に対して（Ｃｏｏｏ）１゜−（３０００）１６＝（
９０００）、６ をロードする。
以上の構成において、どの制御対象を制御するかはマイ
クロコンピュータに対する外付回路として設けられてい
るアドレス変換回路３のオフセット量指定回％１４によ
ってオフセット量な選択的に指定することによって遠足
される。例えは被制御対象ａを制御したい場合にはオペ
レータはオフセラ）を指定回路１４を用いてオフセラ）
蓋（１０００）１６をオフセットレジスタ１５にロー
ドさせる。この状態においてＣＰＵ ２がアドレス信号
１を送出するとその内容が（３０００）１６になったと
き、これをアドレス検出回路１２が検出することにより
その検出出力Ｓ４によってゲート回路１３が開き、オフ
セットレジスタ１５のオフセット蓋（１０００）□６が
アドレスオフセット信号Ｓ２として加算回路１１に与え
られる。このとき加算回Ｗ６１１に与えられているアド
レス信号Ｓ１の内容は（３０００）１６であるのでその
加算出力でなるアドレス信号８３は（４０００）１６に
なり、かくしてメモリ１は被制御対象ａの制御プログラ
ムＡか格納されているメモリエリアの先頭アドレス（４
０００）、６をアクセスされる。従ってＣＰＩＪ２は以
後アドレス信号Ｓ１の内容な（３０００）１６からステ
ップアップして行くことにより制御プログラムＡのアド
レスを順次指定して行き、これにより被制御対象ａを制
御できる。
クロコンピュータに対する外付回路として設けられてい
るアドレス変換回路３のオフセット量指定回％１４によ
ってオフセット量な選択的に指定することによって遠足
される。例えは被制御対象ａを制御したい場合にはオペ
レータはオフセラ）を指定回路１４を用いてオフセラ）
蓋（１０００）１６をオフセットレジスタ１５にロー
ドさせる。この状態においてＣＰＵ ２がアドレス信号
１を送出するとその内容が（３０００）１６になったと
き、これをアドレス検出回路１２が検出することにより
その検出出力Ｓ４によってゲート回路１３が開き、オフ
セットレジスタ１５のオフセット蓋（１０００）□６が
アドレスオフセット信号Ｓ２として加算回路１１に与え
られる。このとき加算回Ｗ６１１に与えられているアド
レス信号Ｓ１の内容は（３０００）１６であるのでその
加算出力でなるアドレス信号８３は（４０００）１６に
なり、かくしてメモリ１は被制御対象ａの制御プログラ
ムＡか格納されているメモリエリアの先頭アドレス（４
０００）、６をアクセスされる。従ってＣＰＩＪ２は以
後アドレス信号Ｓ１の内容な（３０００）１６からステ
ップアップして行くことにより制御プログラムＡのアド
レスを順次指定して行き、これにより被制御対象ａを制
御できる。
このような状態において、例えば被制御対象Ｃを制御し
たい場合には、オペレータはオフセット量指定回路１４
ヲ用いてオフセットレジスタ１５ニ対してオフセット量
（９０００）□６をロードさせる。このときＣＰＵ ２
は被制御対象ａを制御する場合と同様にアドレス信号Ｓ
１をアドレス（００００）１６から開始してステップア
ップさせる。従ってアドレス信号Ｓ１の内容がアドレス
（３０００）１６になると、アドレス検出回路１２はこ
のときゲート回路１３を開いてオフセット量が（９００
０）、６のアドレスオフセット信号Ｓ２を加算回路１１
においてアドレス信号Ｓ１の内容（３０００）、６と加
算させる。従ってこのときメモリ１は被制御対象Ｃの制
御プログラムＣが格納されているメモリエリアの先頭ア
ドレス（ＣＯＯＯ）１６Ｙアクセスされ、か（して以後
アドレス信号Ｓ１の内容がステップアップして行くと共
に被制御対象Ｃの各ステップのアドレスがＩＩＭ次指短
されて行くことにより、被制御対ｋＣ゛を制御すること
ができる。
たい場合には、オペレータはオフセット量指定回路１４
ヲ用いてオフセットレジスタ１５ニ対してオフセット量
（９０００）□６をロードさせる。このときＣＰＵ ２
は被制御対象ａを制御する場合と同様にアドレス信号Ｓ
１をアドレス（００００）１６から開始してステップア
ップさせる。従ってアドレス信号Ｓ１の内容がアドレス
（３０００）１６になると、アドレス検出回路１２はこ
のときゲート回路１３を開いてオフセット量が（９００
０）、６のアドレスオフセット信号Ｓ２を加算回路１１
においてアドレス信号Ｓ１の内容（３０００）、６と加
算させる。従ってこのときメモリ１は被制御対象Ｃの制
御プログラムＣが格納されているメモリエリアの先頭ア
ドレス（ＣＯＯＯ）１６Ｙアクセスされ、か（して以後
アドレス信号Ｓ１の内容がステップアップして行くと共
に被制御対象Ｃの各ステップのアドレスがＩＩＭ次指短
されて行くことにより、被制御対ｋＣ゛を制御すること
ができる。
このように上述の構成によれば、ＣＰＬＪ ２は１−べ
ての被制御対ｋａ％ ５％ Ｃに対して同じ内容な持つ
アドレス信号Ｓ１を送出するようにアセンブルされてい
れはよく、この同じアドレス信号Ｓ１に基づいてアドレ
ス変換回路３において設定されたオフセット量によって
選択された制御１プログラムのアドレスがメモリ１に指
定され、従って被制御対象を変更するごとにアドレス信
号についてのアセンブルをやり直す必要性をな（すこと
ができる。
ての被制御対ｋａ％ ５％ Ｃに対して同じ内容な持つ
アドレス信号Ｓ１を送出するようにアセンブルされてい
れはよく、この同じアドレス信号Ｓ１に基づいてアドレ
ス変換回路３において設定されたオフセット量によって
選択された制御１プログラムのアドレスがメモリ１に指
定され、従って被制御対象を変更するごとにアドレス信
号についてのアセンブルをやり直す必要性をな（すこと
ができる。
換言すれはこのことは、ＣＰＵ２のアドレス信号Ｓ１に
対して各プログラムに共通のアドレスプログラム窓を設
けておき、アドレス信号Ｓ１の内容がこの窓を辿ったと
きこれを選定したフログラムに対応スるアドレスオフセ
ット量たけアドレス変換することにより、各１０グラム
が格納されている絶対アドレスを各別に指定できるから
、ＣＰＵ ２から送出されるアビレフ４６号Ｓ］を被数
のプログラムに対応させて変￥Ｌ頂１必槻がないことを
意味している。
対して各プログラムに共通のアドレスプログラム窓を設
けておき、アドレス信号Ｓ１の内容がこの窓を辿ったと
きこれを選定したフログラムに対応スるアドレスオフセ
ット量たけアドレス変換することにより、各１０グラム
が格納されている絶対アドレスを各別に指定できるから
、ＣＰＵ ２から送出されるアビレフ４６号Ｓ］を被数
のプログラムに対応させて変￥Ｌ頂１必槻がないことを
意味している。
なお上述においては、メモリ１において、 ＣＰＵ２の
アドレス信号Ｓ１に対するアドレスツーログラム窓に対
して割当てられたアドレス（３０００）１６〜（６Ｆ’
ＦＦ） 、６を被制御対象に対する制御プログラムには
割当てないようにオフセット量を選定したが、これに代
え割当てるようにしても良い。
アドレス信号Ｓ１に対するアドレスツーログラム窓に対
して割当てられたアドレス（３０００）１６〜（６Ｆ’
ＦＦ） 、６を被制御対象に対する制御プログラムには
割当てないようにオフセット量を選定したが、これに代
え割当てるようにしても良い。
また上述においてはＣＰＵ ２から送出されるアドレス
信号Ｓ１にアドレスオフセット信号Ｓ２を加算回路１１
によって加算するようにしたが、マイクロコンピュータ
で演算処ｇするようにしたり、加算以外の演算式を用い
る等細々変更し得る。
信号Ｓ１にアドレスオフセット信号Ｓ２を加算回路１１
によって加算するようにしたが、マイクロコンピュータ
で演算処ｇするようにしたり、加算以外の演算式を用い
る等細々変更し得る。
以上のように本発明によれは、値数の被制御対象に対し
て予め対応するメモリエリアをメモリ内に格別に設けて
おくと共に、各メモリエリアのアドレスなＣＰＵから送
出されるアドレス信号に対してアドレスオフセラ）ｔを
選択的に演算してアドレス変換することにより、被制御
対象が変更されてもＣＰＵから送出されるアドレス信号
のアセンブルをし＠すことなく確実に被制御対象の７０
グラムを読出すことができ、かくして従来の場合の煩雑
さを有効に解決し得る。
て予め対応するメモリエリアをメモリ内に格別に設けて
おくと共に、各メモリエリアのアドレスなＣＰＵから送
出されるアドレス信号に対してアドレスオフセラ）ｔを
選択的に演算してアドレス変換することにより、被制御
対象が変更されてもＣＰＵから送出されるアドレス信号
のアセンブルをし＠すことなく確実に被制御対象の７０
グラムを読出すことができ、かくして従来の場合の煩雑
さを有効に解決し得る。
第１図〜第３図は被制御対象に対応する制御プログラム
を記憶するメモリのアドレスとこれをＣＰＵ２からアク
セスするためのアドレス信号との関係を示す路線図、第
４図は本発明によるメモリのアドレス制御装置の一実施
例を示すブロック図、第５図はそのメモリに格納されて
いる各プログラムとＣＰＵから送出されるアドレス信号
との関係を示す路線図である。 １・・・メモリ、２・・・ＣＰＵ、３・・・アドレス変
換回路、４・・・バス、１１・・・加算回路、１２・・
・アドレス検出回路、１３・・・ゲート回路、１４・・
・オフセット量指定回路、１５・・・オフセットレジス
タ。 代理人 １）辺 恵 基 ｕ Ｊ （へ ２−一−−−−よ 区： −−−−−より！ ミ ａ
＆ ζ 縮 手続補正書（方式） 昭和５９年２月ｉ日 特許庁長官 若 杉 和 夫 殿 昭和５８年特許願第１９７９１７号 ２、発明の名称 メモリのアドレス制御Ｈ ３、補正をする者 事件との関係 特許出願人 住所 東京部品用区北品用６丁目７番３５号名称 （２
１８）ソニー株式会社 代表者 大 賀 典 雄 東京都渋谷区神宮前三丁目２２番１０号斉藤ビル４階 ７、補正の内容 明細書、第１頁３行、「発明の名称」を「特許請求の範
囲」と訂正する。 （２）
を記憶するメモリのアドレスとこれをＣＰＵ２からアク
セスするためのアドレス信号との関係を示す路線図、第
４図は本発明によるメモリのアドレス制御装置の一実施
例を示すブロック図、第５図はそのメモリに格納されて
いる各プログラムとＣＰＵから送出されるアドレス信号
との関係を示す路線図である。 １・・・メモリ、２・・・ＣＰＵ、３・・・アドレス変
換回路、４・・・バス、１１・・・加算回路、１２・・
・アドレス検出回路、１３・・・ゲート回路、１４・・
・オフセット量指定回路、１５・・・オフセットレジス
タ。 代理人 １）辺 恵 基 ｕ Ｊ （へ ２−一−−−−よ 区： −−−−−より！ ミ ａ
＆ ζ 縮 手続補正書（方式） 昭和５９年２月ｉ日 特許庁長官 若 杉 和 夫 殿 昭和５８年特許願第１９７９１７号 ２、発明の名称 メモリのアドレス制御Ｈ ３、補正をする者 事件との関係 特許出願人 住所 東京部品用区北品用６丁目７番３５号名称 （２
１８）ソニー株式会社 代表者 大 賀 典 雄 東京都渋谷区神宮前三丁目２２番１０号斉藤ビル４階 ７、補正の内容 明細書、第１頁３行、「発明の名称」を「特許請求の範
囲」と訂正する。 （２）
Claims (1)
- 複数のプログラムをメモリの異なるメモリエリアに各別
に格納し、上記各プログラムなＣＰＵからのアドレス信
号によって順次読出すようになされた装置において、上
記ＣＰＵから送出されたアドレス信号に対して上記各プ
ログラムに対応するアドレスオフセット量を選択的に加
算して上記メモリに対するアドレス信号を形成するアド
レス変換回路を具えることを特徴とするメモリのアドレ
ス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197917A JPS6091460A (ja) | 1983-10-22 | 1983-10-22 | メモリのアドレス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197917A JPS6091460A (ja) | 1983-10-22 | 1983-10-22 | メモリのアドレス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6091460A true JPS6091460A (ja) | 1985-05-22 |
Family
ID=16382415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58197917A Pending JPS6091460A (ja) | 1983-10-22 | 1983-10-22 | メモリのアドレス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6091460A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6397317B1 (en) | 1998-09-04 | 2002-05-28 | Sharp Kabushiki Kaisha | Data processing method and apparatus having address conversion |
| JP2005242621A (ja) * | 2004-02-26 | 2005-09-08 | Toshiba Lsi System Support Kk | 半導体装置及びその割込み処理方法 |
| JP2007141257A (ja) * | 2007-01-09 | 2007-06-07 | Sharp Corp | Ｉｃカードおよびリーダ・ライタ |
| JP2007200350A (ja) * | 2007-03-27 | 2007-08-09 | Sharp Corp | Ｉｃカード |
| WO2014049798A1 (ja) * | 2012-09-27 | 2014-04-03 | 富士通株式会社 | 変換装置、変換方法、および情報処理システム |
| JP2018523882A (ja) * | 2015-06-03 | 2018-08-23 | ルネサス エレクトロニクス アメリカ インコーポレイテッドＲｅｎｅｓａｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ａｍｅｒｉｃａ Ｉｎｃ． | マイクロコントローラの簡易なメモリ再配置機能 |
-
1983
- 1983-10-22 JP JP58197917A patent/JPS6091460A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6397317B1 (en) | 1998-09-04 | 2002-05-28 | Sharp Kabushiki Kaisha | Data processing method and apparatus having address conversion |
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| US9170862B2 (en) | 2012-09-27 | 2015-10-27 | Fujitsu Limited | Converting apparatus, conversion method, and information processing system |
| JPWO2014049798A1 (ja) * | 2012-09-27 | 2016-08-22 | 富士通株式会社 | 変換装置、変換方法、および情報処理システム |
| JP2018523882A (ja) * | 2015-06-03 | 2018-08-23 | ルネサス エレクトロニクス アメリカ インコーポレイテッドＲｅｎｅｓａｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ａｍｅｒｉｃａ Ｉｎｃ． | マイクロコントローラの簡易なメモリ再配置機能 |
| US11275693B2 (en) | 2015-06-03 | 2022-03-15 | Renesas Electronics America Inc. | Microcontroller system and method for selectably executing program instructions by memory address translation |
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