JPS6091721A - 帰還回路付き差動トランジスタ回路 - Google Patents
帰還回路付き差動トランジスタ回路Info
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- JPS6091721A JPS6091721A JP58198993A JP19899383A JPS6091721A JP S6091721 A JPS6091721 A JP S6091721A JP 58198993 A JP58198993 A JP 58198993A JP 19899383 A JP19899383 A JP 19899383A JP S6091721 A JPS6091721 A JP S6091721A
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- Japan
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- circuit
- transistor
- feedback
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- inverting input
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0133—Modifications for accelerating switching in bipolar transistor circuits by bootstrapping, i.e. by positive feed-back
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- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ディジタル論理回路に係り、特に、大型Ｂ１
算機等に用いられる超高速ＬＳＩに用いて好適な高速論
理回路に関する。
算機等に用いられる超高速ＬＳＩに用いて好適な高速論
理回路に関する。
大型計算機等の超高速処理装置で必要とされる超高速の
ディジタル論理回路としては、従来よりＥ ＣＬ （１
）ｎｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ ） 、
ＮＴ Ｌ（Ｎｏｎ Ｔｈｒｅｓｈｏｌｄ ｌ、ｏｇｉ
ｃ ）等のバイポーラ非飽和型論理回路が主に使用され
ている。
ディジタル論理回路としては、従来よりＥ ＣＬ （１
）ｎｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ ） 、
ＮＴ Ｌ（Ｎｏｎ Ｔｈｒｅｓｈｏｌｄ ｌ、ｏｇｉ
ｃ ）等のバイポーラ非飽和型論理回路が主に使用され
ている。
本出願人は、先に、特許［５７−１９０８６号「高速論
理回路」にて、非閾値化されており、かつ論理能力が犬
きく、シかも電源電圧変動及び温度変動に対する補償を
容易にできる論理回路を提案した。この回路の一例を第
１図に示す。本回路は、差動トランジスタ回路と、該差
動トランジスタ回路の正相出力を負帰還させる帰還回路
とから構成されており、几ＣＯＩおよびＲｃｏｚの２つ
の抵抗値の比を調節することで回路伝達特性の非閾値化
の程度を制御し、ＥＣＬよりも高速な回路速度を実現す
るものである。帰還部ばトランジスタＱ６．Ｑ７、およ
び抵抗）Ｌｌ、ＲＥ２とから成る。
理回路」にて、非閾値化されており、かつ論理能力が犬
きく、シかも電源電圧変動及び温度変動に対する補償を
容易にできる論理回路を提案した。この回路の一例を第
１図に示す。本回路は、差動トランジスタ回路と、該差
動トランジスタ回路の正相出力を負帰還させる帰還回路
とから構成されており、几ＣＯＩおよびＲｃｏｚの２つ
の抵抗値の比を調節することで回路伝達特性の非閾値化
の程度を制御し、ＥＣＬよりも高速な回路速度を実現す
るものである。帰還部ばトランジスタＱ６．Ｑ７、およ
び抵抗）Ｌｌ、ＲＥ２とから成る。
差動トランジスタ回路の正相出力はトランジスタＱ６に
よって抵抗Ｒｃｏ＋と几ｃｏ２の間から取り出される。
よって抵抗Ｒｃｏ＋と几ｃｏ２の間から取り出される。
抵抗几１はトランジスタＱ６のエミッタに接続されてお
り、正相出力を反転入力トランジスタＱ２のベースに負
帰還させる際、直流的なレベルを調節するために必要で
ある。トランジスタＱ７および抵抗Ｒｇ２は定電流源回
路である。
り、正相出力を反転入力トランジスタＱ２のベースに負
帰還させる際、直流的なレベルを調節するために必要で
ある。トランジスタＱ７および抵抗Ｒｇ２は定電流源回
路である。
一般に論理ＬＳＩ中で用いられる回路は低消費電力であ
ることが要求される。したがって帰還部で消費する電力
も小さい方がよい。このためには帰還部を流れる電流金
小さくする必要があるが、反転入力トランジスタＱ２の
ベース電位を直流設計値からずらさないために、帰還部
電流の減少に伴なって、抵抗■Ｌ、を大きくしなければ
ならない。
ることが要求される。したがって帰還部で消費する電力
も小さい方がよい。このためには帰還部を流れる電流金
小さくする必要があるが、反転入力トランジスタＱ２の
ベース電位を直流設計値からずらさないために、帰還部
電流の減少に伴なって、抵抗■Ｌ、を大きくしなければ
ならない。
抵抗１も１を犬きくすると、反転入力トランジスタＱ２
のベースのインピーダンスが高くなり、入力信号が切り
換わる時にその切換えノイズがＱ２のベースに現われて
、回路の伝搬遅延時間が増大する。このことは、従来の
Ｅ ＣＬ回路においても同様であるが、従来のＥＣＬ回
路では、トランジスタＱ２のベースとグランドとの間に
大きな静電容量を付加してトランジスタＱ２のベースの
インピーダンスを下げ、これにより、す撲えノイズによ
るペース電位の変動を防いでいる。
のベースのインピーダンスが高くなり、入力信号が切り
換わる時にその切換えノイズがＱ２のベースに現われて
、回路の伝搬遅延時間が増大する。このことは、従来の
Ｅ ＣＬ回路においても同様であるが、従来のＥＣＬ回
路では、トランジスタＱ２のベースとグランドとの間に
大きな静電容量を付加してトランジスタＱ２のベースの
インピーダンスを下げ、これにより、す撲えノイズによ
るペース電位の変動を防いでいる。
しかしながら、第１図の回路でばＥ Ｃ］、回路と異な
り、負帰還をかけて反転入力トランジスタＱ２のベース
電位を動かす構造となっているので、単にＱ２のベース
とクランドとの間に静電容量を付加すると、ベース電位
の応答時間が遅くなり、繰り返し周波数の高いパルスを
扱う論理の中では、この回路を使うことができなくなる
という欠点があった。
り、負帰還をかけて反転入力トランジスタＱ２のベース
電位を動かす構造となっているので、単にＱ２のベース
とクランドとの間に静電容量を付加すると、ベース電位
の応答時間が遅くなり、繰り返し周波数の高いパルスを
扱う論理の中では、この回路を使うことができなくなる
という欠点があった。
本発明の目的は、上記のような従来の欠点を解消するた
め、帰還部の電流を小さくしても切換ノイズが小さく、
シかも繰り返し周波数の高いパルスを扱う論理の中でも
使用可能な論理回路を提供することにある。
め、帰還部の電流を小さくしても切換ノイズが小さく、
シかも繰り返し周波数の高いパルスを扱う論理の中でも
使用可能な論理回路を提供することにある。
上記目的を達成するため、本発明による高速論理回路は
、帰還部の一部に帰還のルートと並列に容量を有してお
り、インピーダンスは低く、シかも応答時間は小さいよ
うな帰還回路を持つことを特徴とする。
、帰還部の一部に帰還のルートと並列に容量を有してお
り、インピーダンスは低く、シかも応答時間は小さいよ
うな帰還回路を持つことを特徴とする。
以下、本発明の一実施例を第２図により説明する。第２
図に示す実施例においては、第１図に示した回路に、静
ｊ１容量Ｃ１が伺加されているのが特徴である。反転入
力トランジスタＱ２のエミッタは、入力トランジスタＱ
ＩＡ、Ｑｌ １３．ＱＩＣのエミッタと接続されており
、その共通エミッタから駆動されるような動作を示す。
図に示す実施例においては、第１図に示した回路に、静
ｊ１容量Ｃ１が伺加されているのが特徴である。反転入
力トランジスタＱ２のエミッタは、入力トランジスタＱ
ＩＡ、Ｑｌ １３．ＱＩＣのエミッタと接続されており
、その共通エミッタから駆動されるような動作を示す。
静電容量Ｃ１はトランジスタＱ２のベースと、Ｑ２の負
荷抵抗Ｒｃｏ＋ ＋ ｌｉ＋ ＣＯ２の接続点の間に接
続されている。
荷抵抗Ｒｃｏ＋ ＋ ｌｉ＋ ＣＯ２の接続点の間に接
続されている。
入力信号の切換わりによるトランジスタＱ２のコレクタ
の応答は、Ｑ２のベースの切換ノイズによる応答よりも
遅れる。このため反転入力トランジスタがエミッタから
駆動されて電流が切換わるとき、静電容量Ｃ１のひとつ
の接続点であるＲｃｏ＋とＲＣＯ２の分割点は、最初は
応答せず、その電位は変動しない。このため、反転入力
ｌ・ランジスタＱ２のベース節点は静電容（１１Ｃ１に
よってインピーダンスが下がり、切換ノイズがのりにく
くなる。
の応答は、Ｑ２のベースの切換ノイズによる応答よりも
遅れる。このため反転入力トランジスタがエミッタから
駆動されて電流が切換わるとき、静電容量Ｃ１のひとつ
の接続点であるＲｃｏ＋とＲＣＯ２の分割点は、最初は
応答せず、その電位は変動しない。このため、反転入力
ｌ・ランジスタＱ２のベース節点は静電容（１１Ｃ１に
よってインピーダンスが下がり、切換ノイズがのりにく
くなる。
この結果、回路の伝搬遅延時間は静電容量Ｃ１が無い場
合よりも減少する。差動トランジスタ回路の電流が切換
わり、反転入力トランジスタＱ２のコレクタが応答を始
めると、抵抗Ｒｃｏ＋とＲｅＯ２の接続点の電位も動き
始める。この変化は帰還回路を構成するトランジスタＱ
６と抵抗几１を通じて反転入力トランジスタＱ２のベー
スへ帰還される。この帰還が遅くなると、前述したよう
に繰返し周波数の高いパルスに対しては不向きな回路に
なってしまうが、本実施例のように静電容量Ｃ１をトラ
ンジスタＱ２のベースとトランジスタＱ６のベースの間
に接続すると、この２点間の電位差は、帰還動作中には
ほとんど変化しないため付加した容量を充放電する必要
がなく、静電容量Ｃ１を接続しない場合の応答に比べて
遅くＶよならない。
合よりも減少する。差動トランジスタ回路の電流が切換
わり、反転入力トランジスタＱ２のコレクタが応答を始
めると、抵抗Ｒｃｏ＋とＲｅＯ２の接続点の電位も動き
始める。この変化は帰還回路を構成するトランジスタＱ
６と抵抗几１を通じて反転入力トランジスタＱ２のベー
スへ帰還される。この帰還が遅くなると、前述したよう
に繰返し周波数の高いパルスに対しては不向きな回路に
なってしまうが、本実施例のように静電容量Ｃ１をトラ
ンジスタＱ２のベースとトランジスタＱ６のベースの間
に接続すると、この２点間の電位差は、帰還動作中には
ほとんど変化しないため付加した容量を充放電する必要
がなく、静電容量Ｃ１を接続しない場合の応答に比べて
遅くＶよならない。
ここで述べた、切換ノイズは減少するが、応答時間は増
大しないという現象は、反転入力トランジスタＱ２のベ
ースのインピーダンスを下げる手段として、帰還ループ
自体のインピーダンスを下げるという方法を採ったこと
による効果である。
大しないという現象は、反転入力トランジスタＱ２のベ
ースのインピーダンスを下げる手段として、帰還ループ
自体のインピーダンスを下げるという方法を採ったこと
による効果である。
第３図は、回路の伝搬遅延時間の改善の程度を回路シミ
ュレーションを使ってめた結果である。
ュレーションを使ってめた結果である。
横軸には静電容量Ｃ１の大きさを、縦軸には回路伝搬遅
延時間をとっである。破線１は従来のＥＣＬ回路の場合
で、！＋り、ＣＩについては無関係なので直線で表わし
である。実線２が第１図および第２図に示した回路の特
性である。第１図の回路の場合は、静電容量Ｃ１がＯｐ
Ｆの点に相当し、回路を非閾値化しているにもかかわら
す、ＥＣＬ回路に比べて約９６％の遅延時間にしかなら
ない。これは、前述したように、帰還部の電流を小さく
したことにより、反転入力トランジスタＱ２のベースに
切換ノイズが加わっただめである。第２図に示したよう
に静電容量Ｃ１を接続すると、Ｃ１の大きさと共に遅延
時間は実線２のように改善される。たとえばＣ１として
０．２ ｐ Ｆを付けたとすると、その時の遅延時間は
ＥＣＬ回路の場合の約７０％に達する１、 第４図は、第２図に示した回路のシミュレーション波形
を示したものである。横軸は時間、縦軸は回路各部の電
位を示している。図中Ａは回路への入力パルス波形であ
り、Ｂは出力パルス波形である。第４図においては、第
２図中のエミッタフォロアトランジスタＱ５のエミッタ
から出力を取シ出す場合を示した。第４図中Ｃは、第２
図中の反転入力トランジスタＱ２のベースの応答波形で
あり、静電容量Ｃ１を０．２ ｐ Ｆ ％帰還部を流れ
る電流を５０μＡに設計した場合である。実線Ｃは入力
パルス波形に対して約１００ｐｓから２００ｐｓ程度の
遅れで定常状態に達している。一点鎖線りは、反転入力
トランジスタＱ２のベースとグランドとの間に静電容量
を付加した場合である、これは、前述したとおりＥＣＬ
回路の場合の切換ノイズ対策には有効であるが、帰還型
非閾値回路に適用すると、定常状態に達するのに約３ｎ
ｓ程度を要してしまう。したがって、３１１Ｓ以下の時
間で繰り返されるパルスが入力されると、回路遅延時間
が増大してしまう。−力木実施例の回路では繰シ返し時
間が、たとえば３００ｐｓ程度のパルスに対しても充分
応答が完了しておシ、シたがって繰υ返し周波数が高い
論理においても使用可能である。
延時間をとっである。破線１は従来のＥＣＬ回路の場合
で、！＋り、ＣＩについては無関係なので直線で表わし
である。実線２が第１図および第２図に示した回路の特
性である。第１図の回路の場合は、静電容量Ｃ１がＯｐ
Ｆの点に相当し、回路を非閾値化しているにもかかわら
す、ＥＣＬ回路に比べて約９６％の遅延時間にしかなら
ない。これは、前述したように、帰還部の電流を小さく
したことにより、反転入力トランジスタＱ２のベースに
切換ノイズが加わっただめである。第２図に示したよう
に静電容量Ｃ１を接続すると、Ｃ１の大きさと共に遅延
時間は実線２のように改善される。たとえばＣ１として
０．２ ｐ Ｆを付けたとすると、その時の遅延時間は
ＥＣＬ回路の場合の約７０％に達する１、 第４図は、第２図に示した回路のシミュレーション波形
を示したものである。横軸は時間、縦軸は回路各部の電
位を示している。図中Ａは回路への入力パルス波形であ
り、Ｂは出力パルス波形である。第４図においては、第
２図中のエミッタフォロアトランジスタＱ５のエミッタ
から出力を取シ出す場合を示した。第４図中Ｃは、第２
図中の反転入力トランジスタＱ２のベースの応答波形で
あり、静電容量Ｃ１を０．２ ｐ Ｆ ％帰還部を流れ
る電流を５０μＡに設計した場合である。実線Ｃは入力
パルス波形に対して約１００ｐｓから２００ｐｓ程度の
遅れで定常状態に達している。一点鎖線りは、反転入力
トランジスタＱ２のベースとグランドとの間に静電容量
を付加した場合である、これは、前述したとおりＥＣＬ
回路の場合の切換ノイズ対策には有効であるが、帰還型
非閾値回路に適用すると、定常状態に達するのに約３ｎ
ｓ程度を要してしまう。したがって、３１１Ｓ以下の時
間で繰り返されるパルスが入力されると、回路遅延時間
が増大してしまう。−力木実施例の回路では繰シ返し時
間が、たとえば３００ｐｓ程度のパルスに対しても充分
応答が完了しておシ、シたがって繰υ返し周波数が高い
論理においても使用可能である。
第５図は、本発明の他の実施例として、第２図の回路と
同様の目的を他の方法で実現するものである。第５図の
回路においては、静電容量ｃ２が帰還部の抵抗几１の両
端に、Ｒ，と並列に接続されていることが特徴である。
同様の目的を他の方法で実現するものである。第５図の
回路においては、静電容量ｃ２が帰還部の抵抗几１の両
端に、Ｒ，と並列に接続されていることが特徴である。
高速化の効果は第２図の回路とほぼ同じであるっ
第２図および第５図に示す実施例では、帰還ルートに並
列に静電容量を付加する場合について述べたが、静電容
量の代わりに、たとえば逆バイアスされたダイオード等
による接合容量を使っても同様の効果が得られることは
明らかである。
列に静電容量を付加する場合について述べたが、静電容
量の代わりに、たとえば逆バイアスされたダイオード等
による接合容量を使っても同様の効果が得られることは
明らかである。
以上説明したように、本発明によれば、電流が小さくて
もインピーダンスが低く、シかも応答時間は遅くならな
いような、差動トランジスタ回路の正相出力帰還回路を
構成することができるため、消費電力は小さく、かつ切
換ノイズも小さく、シかも繰り返し周波数の高いパルス
を扱う論理の中でも使用可能な論理回路を提供すること
ができる。
もインピーダンスが低く、シかも応答時間は遅くならな
いような、差動トランジスタ回路の正相出力帰還回路を
構成することができるため、消費電力は小さく、かつ切
換ノイズも小さく、シかも繰り返し周波数の高いパルス
を扱う論理の中でも使用可能な論理回路を提供すること
ができる。
第１図は帰還型非閾値回路を示す図、第２図は本発明の
実施例を示す図、第３図は第２図の実施例による効果を
示す図、第４図は本発明の実施例の回路の時間応答を示
す図、第５図は本発明の他の実施例を示す図である。 ＱＩＡ 、ＱＩ Ｂ、ＱＩ Ｃ・・・入力用トランジス
タ、Ｑ２・・反転入力トランジスタ、Ｑ６・・・帰還用
トランジスタ、Ｑ３．Ｑ７・・・定電流源用トランジス
タ、Ｑ４．Ｑ５・・・エミッタフォロア用トランジスタ
、）（、ｃＮ−Ｎ ＯＲ側コレクタ抵抗、ＲｃｎＩ、Ｉ
もｃｏ２”’分割抵抗、ＲＥＩ 、 １％ａ２・・・定
電流源用抵抗、几１．Ｎ。 ■もＬＯ・・・エミッタフォロア用抵抗、ＣＩ、Ｃ２・
・・静Ｙ ｌ 図 ＥＥ 第 ２ 霞 ＥＥ 頴 ３ 図 ′ｉ′Ｊ ４ 図
実施例を示す図、第３図は第２図の実施例による効果を
示す図、第４図は本発明の実施例の回路の時間応答を示
す図、第５図は本発明の他の実施例を示す図である。 ＱＩＡ 、ＱＩ Ｂ、ＱＩ Ｃ・・・入力用トランジス
タ、Ｑ２・・反転入力トランジスタ、Ｑ６・・・帰還用
トランジスタ、Ｑ３．Ｑ７・・・定電流源用トランジス
タ、Ｑ４．Ｑ５・・・エミッタフォロア用トランジスタ
、）（、ｃＮ−Ｎ ＯＲ側コレクタ抵抗、ＲｃｎＩ、Ｉ
もｃｏ２”’分割抵抗、ＲＥＩ 、 １％ａ２・・・定
電流源用抵抗、几１．Ｎ。 ■もＬＯ・・・エミッタフォロア用抵抗、ＣＩ、Ｃ２・
・・静Ｙ ｌ 図 ＥＥ 第 ２ 霞 ＥＥ 頴 ３ 図 ′ｉ′Ｊ ４ 図
Claims (1)
- 【特許請求の範囲】 １、差動トランジスタ回路と、該差動トランジスタ回路
の正相出力を負帰還させる帰還回路とからなり、該帰還
回路は帰還ループのインピーダンスを下ける手段を有し
ていることを特徴とする高速論理回路。 ２、上記帰還回路は、上記差動トランジスタ回路の正相
出力を入力とする第１のトランジスタと、このトランジ
スタのエミッタに接続された抵抗とを有し、この抵抗は
該差動トランジスタ回路内の反転入力トランジスタに接
続されてな９、上記インピーダンスを下げる手段として
、上記第１のトランジスタのベースと上記反転入力トラ
ンジスタのベースとの間に接続された容量を用いること
を特徴とする特許請求の範囲第】１項記載の高速論理回
路、。 ３、上記帰還回路は、上記差動トランジスタ回路の正相
出力を入力とする第１のトランジスタと、このトランジ
スタのエミッタに接続された抵抗とを有し、この抵抗は
該差動トランジスタ回路内の反転入力トランジスタに接
続されてなり、上記インピーダンスを下げる手段として
、上記第１のトランジスタのエミッタと上記反転入力ト
ランジスタのベースとの間に接続された容量を用いるこ
とを特徴とする特許請求の範囲第１項記載の高速論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198993A JPH0666677B2 (ja) | 1983-10-26 | 1983-10-26 | 帰還回路付き差動トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198993A JPH0666677B2 (ja) | 1983-10-26 | 1983-10-26 | 帰還回路付き差動トランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6091721A true JPS6091721A (ja) | 1985-05-23 |
| JPH0666677B2 JPH0666677B2 (ja) | 1994-08-24 |
Family
ID=16400318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58198993A Expired - Lifetime JPH0666677B2 (ja) | 1983-10-26 | 1983-10-26 | 帰還回路付き差動トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666677B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5018000A (en) * | 1988-06-24 | 1991-05-21 | Hitachi, Ltd. | Semiconductor device using MIS capacitor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5494269A (en) * | 1978-01-09 | 1979-07-25 | Hitachi Ltd | Logic circuit |
| JPS55154830A (en) * | 1979-05-18 | 1980-12-02 | Ibm | Reference electric energy level generator |
| JPS5883434A (ja) * | 1981-11-13 | 1983-05-19 | Hitachi Ltd | 半導体集積回路装置 |
-
1983
- 1983-10-26 JP JP58198993A patent/JPH0666677B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5494269A (en) * | 1978-01-09 | 1979-07-25 | Hitachi Ltd | Logic circuit |
| JPS55154830A (en) * | 1979-05-18 | 1980-12-02 | Ibm | Reference electric energy level generator |
| JPS5883434A (ja) * | 1981-11-13 | 1983-05-19 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5018000A (en) * | 1988-06-24 | 1991-05-21 | Hitachi, Ltd. | Semiconductor device using MIS capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666677B2 (ja) | 1994-08-24 |
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