JPH0336448B2 - - Google Patents
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- JPH0336448B2 JPH0336448B2 JP59078831A JP7883184A JPH0336448B2 JP H0336448 B2 JPH0336448 B2 JP H0336448B2 JP 59078831 A JP59078831 A JP 59078831A JP 7883184 A JP7883184 A JP 7883184A JP H0336448 B2 JPH0336448 B2 JP H0336448B2
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- JP
- Japan
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- transistor
- output
- current
- driver circuit
- control terminal
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速論理ドライバ回路、特に、高密
度集積に適したそのようなドライバ回路に関する
ものである。さらに、本発明のドライバ回路は、
電力消費を非常に少なくして出力遷移時間を制御
することが可能である。
度集積に適したそのようなドライバ回路に関する
ものである。さらに、本発明のドライバ回路は、
電力消費を非常に少なくして出力遷移時間を制御
することが可能である。
プツシユプル・ドライバ回路及びオープン・コ
レクタ・ドライバ回路は、データ処理システムに
おいて広く使用されている。例えば、米国特許第
4251737号、第4092551号、第4071783号及び第
4016431号に見出されるようなプツシユプル・ド
ライバ回路である。オープン・コレクタ・ドライ
バ回路の列は、例えば、前記米国特許第4251737
号及びIBM Technical Oisclosure Bulletin、
Vol.17、No.10、March1975、Page2920に見出す
ことができる。
レクタ・ドライバ回路は、データ処理システムに
おいて広く使用されている。例えば、米国特許第
4251737号、第4092551号、第4071783号及び第
4016431号に見出されるようなプツシユプル・ド
ライバ回路である。オープン・コレクタ・ドライ
バ回路の列は、例えば、前記米国特許第4251737
号及びIBM Technical Oisclosure Bulletin、
Vol.17、No.10、March1975、Page2920に見出す
ことができる。
これまで、ドライバ回路の動作速度を向上させ
ることが、重視されてきた。しかしながら、非常
に高密度のロウエンド（low−end）・マスタ・ス
ライスにおいては、しばしば、電力消失を低減さ
せることの方が動作を高速にすることよりも重要
になつている。実際に、離界的な論理パスのほと
んど若しくは全てが、単一のチツプ上に存在する
ので、通常、性能を撤底して追求することは必ず
しも必要でない。実際、高い入力／出力（Ｉ／
Ｏ）カウント及び熱除去の制約から、電力消失を
低減しなければならなくなつている。
ることが、重視されてきた。しかしながら、非常
に高密度のロウエンド（low−end）・マスタ・ス
ライスにおいては、しばしば、電力消失を低減さ
せることの方が動作を高速にすることよりも重要
になつている。実際に、離界的な論理パスのほと
んど若しくは全てが、単一のチツプ上に存在する
ので、通常、性能を撤底して追求することは必ず
しも必要でない。実際、高い入力／出力（Ｉ／
Ｏ）カウント及び熱除去の制約から、電力消失を
低減しなければならなくなつている。
（発明が解決しようとする問題点）
多くのドライバ回路において問題となつている
さらに厄介なことは、出力遷移が余りにも速くな
ることが起ることであり、このために、オンチツ
プの回路網及びオンチツプの電力配線の両方にわ
たつて、かなりのノイズが生じることである。オ
ンチツプのノイズのために、結果的に、配線ルー
ルが制限される。
さらに厄介なことは、出力遷移が余りにも速くな
ることが起ることであり、このために、オンチツ
プの回路網及びオンチツプの電力配線の両方にわ
たつて、かなりのノイズが生じることである。オ
ンチツプのノイズのために、結果的に、配線ルー
ルが制限される。
本発明の目的は、電力消費を低減したドライバ
回路を提供することである。
回路を提供することである。
そのようなドライバ回路では、出力遷移速度度
を制御することは可能である。
を制御することは可能である。
本発明のドライバ回路は、次の構成をなす。即
ち、 制御端子及び出力端子を有し、前記制御端子の
電位の制御により前記出力端子の電位が切換る出
力手段と、 入力信号に応答して前記制御端子をプツシユプ
ル駆動する制御手段と、 を備えた構成である。
ち、 制御端子及び出力端子を有し、前記制御端子の
電位の制御により前記出力端子の電位が切換る出
力手段と、 入力信号に応答して前記制御端子をプツシユプ
ル駆動する制御手段と、 を備えた構成である。
本発明の一態様のドライバ回路では、出力電位
引下げトランジスタへの電流供給が、低電位の電
源に結合された第１トランジスタと、大きな抵抗
値の抵抗を介して高電位の電源に結合された第２
トランジスタとによつて、行なわれる。そのよう
な大きな抵抗値の抵抗を使用することにより、電
力消失を低減することになる。そして、そのよう
な第１トランジスタによつて、出力電位引下げト
ランジスタにとつて必要な電流を引く能力が提供
されるとともに、低電位の電源に結合されている
ので電力を節約することにもなる。さらに、通常
使用される抵抗を介しての放電に比べて、スイツ
チ動作のトランジスタを用いて出力電位引下げト
ランジスタのベースを放電することにより、電力
消失を低減することができる。
引下げトランジスタへの電流供給が、低電位の電
源に結合された第１トランジスタと、大きな抵抗
値の抵抗を介して高電位の電源に結合された第２
トランジスタとによつて、行なわれる。そのよう
な大きな抵抗値の抵抗を使用することにより、電
力消失を低減することになる。そして、そのよう
な第１トランジスタによつて、出力電位引下げト
ランジスタにとつて必要な電流を引く能力が提供
されるとともに、低電位の電源に結合されている
ので電力を節約することにもなる。さらに、通常
使用される抵抗を介しての放電に比べて、スイツ
チ動作のトランジスタを用いて出力電位引下げト
ランジスタのベースを放電することにより、電力
消失を低減することができる。
本発明についてのプツシユプル及びオープン・
コレクタの両実施例では、大きなコレクタ負荷を
有するトランジスタがさらに提供され、前記第１
及び第２のトランジスタと電流ミラーをなすよう
に接続される。これにより、出力電位引下げトラ
ンジスタのベースへの電流供給が、電流ミラーの
抵抗値を低倍したものまで制限される。従つて、
その出力トランジスタのターンオンを制限して、
ドライバ回路の出力における立下り遷移を制御す
ることになる。プツシユプルの実施例では、ドラ
イバ回路の出力電位引上げは、ダーリントン・ト
ランジスタ対によつて達成される。ダーリントン
対への駆動電流は、前記第２のトランジスタとそ
のコレクタ負荷との間の接続点から取り出され
る。こうして、ダーリントン対のターンオン時
間、従つてドライバ回路の出力における立上り遷
移を、前記第２トランジスタの大きなコレクタ負
荷により制限することができる。
コレクタの両実施例では、大きなコレクタ負荷を
有するトランジスタがさらに提供され、前記第１
及び第２のトランジスタと電流ミラーをなすよう
に接続される。これにより、出力電位引下げトラ
ンジスタのベースへの電流供給が、電流ミラーの
抵抗値を低倍したものまで制限される。従つて、
その出力トランジスタのターンオンを制限して、
ドライバ回路の出力における立下り遷移を制御す
ることになる。プツシユプルの実施例では、ドラ
イバ回路の出力電位引上げは、ダーリントン・ト
ランジスタ対によつて達成される。ダーリントン
対への駆動電流は、前記第２のトランジスタとそ
のコレクタ負荷との間の接続点から取り出され
る。こうして、ダーリントン対のターンオン時
間、従つてドライバ回路の出力における立上り遷
移を、前記第２トランジスタの大きなコレクタ負
荷により制限することができる。
本発明によるドライバ回路は、ロウエンド・マ
スタ・スライスにおける典型的なドライバ回路を
改良したものであり、そのような回路の動作は、
周知である。それ故に、以下の説明では、本発明
の新規な特徴部分を強調することにし、また、本
発明の完全な理解に必要な部分だけ、通常のドラ
イバ回路の動作についても言及することにする。
スタ・スライスにおける典型的なドライバ回路を
改良したものであり、そのような回路の動作は、
周知である。それ故に、以下の説明では、本発明
の新規な特徴部分を強調することにし、また、本
発明の完全な理解に必要な部分だけ、通常のドラ
イバ回路の動作についても言及することにする。
第１図に、本発明によるプツシユプル・オフチ
ツプ・ドライバ回路を示す。周知のように、ドラ
イバ回路からの低レベル出力は、出力電位引下
げ、トランジスタＴ１０をオンにすることにより
達成され、また、ドライバ回路からの高レベル出
力は、出力電位引上げダーリントン・トランジス
タ対Ｔ７，Ｔ８をオンにすることにより達成され
る。出力電位引上げトランジスタ及び出力電位引
下げトランジスタ180゜位相の異なる制御信号を提
供するために、位相分割器が使用される。この位
相分割器には、トランジスタＴ６が含まれる。ト
ランジスタＴ６が導通しているときは、トランジ
スタＴ７及びＴ８のベース電位は低くなり、従つ
て、これらの出力電位引上げトランジスタを非導
通にすることになる。同時に、トランジスタＴ１
０のベースには電流が提供され、そのトランジス
タを導通させることになる。他方、トランジスタ
Ｔ６が非導通のときは、トランジスタＴ７及びＴ
８のベース電位は、高レベルまで上昇できて、こ
れらのトランジスタを導通させることになり、ま
た、ドライバ回路の出力を引上げることになる。
トランジスタＴ１０のベースへの電流供給は、中
断されることになる。
ツプ・ドライバ回路を示す。周知のように、ドラ
イバ回路からの低レベル出力は、出力電位引下
げ、トランジスタＴ１０をオンにすることにより
達成され、また、ドライバ回路からの高レベル出
力は、出力電位引上げダーリントン・トランジス
タ対Ｔ７，Ｔ８をオンにすることにより達成され
る。出力電位引上げトランジスタ及び出力電位引
下げトランジスタ180゜位相の異なる制御信号を提
供するために、位相分割器が使用される。この位
相分割器には、トランジスタＴ６が含まれる。ト
ランジスタＴ６が導通しているときは、トランジ
スタＴ７及びＴ８のベース電位は低くなり、従つ
て、これらの出力電位引上げトランジスタを非導
通にすることになる。同時に、トランジスタＴ１
０のベースには電流が提供され、そのトランジス
タを導通させることになる。他方、トランジスタ
Ｔ６が非導通のときは、トランジスタＴ７及びＴ
８のベース電位は、高レベルまで上昇できて、こ
れらのトランジスタを導通させることになり、ま
た、ドライバ回路の出力を引上げることになる。
トランジスタＴ１０のベースへの電流供給は、中
断されることになる。
さて、第１図のドライバ回路の特徴を、述べ
る。まず第１に、通常のドライバ回路では、トラ
ンジスタＴ６を通る駆動電流が中断されていると
きに、トランジスタＴ１０のベースを放電するた
めに、アースとトランジスタＴ１０のベースとの
間に、抵抗を結合している。しかしながら、その
ような放電抵抗は、また、トランジスタＴ１０が
導通している間も、電流を流すことになるので、
その結果、不要な電力消失を生じる。さらに、抵
抗を用いてトランジスタＴ１０のベースを早く充
分に放電することは、困難である。また、放電抵
抗の値を小さくすることにより、トランジスタＴ
１０のベースを早く充分に放電しようとしても、
トランジスタＴ１０がオンの間にその抵抗により
消失され電力が、増加することになる。本発明に
よるドライバ回路では、放電抵抗の代りにトラン
ジスタＴ３を設けている。このトランジスタＴ３
は、位相分割トランジスタＴ６とは180゜異なる位
相分割で、駆動される。従つて、トランジスタＴ
６が導通して、トランジスタＴ１０のベースへ駆
動電流を提供するときに、トランジスタＴ３は、
非導通である。それ故に、そのような電流の全て
がトランジスタＴ１０のベースに提供されること
になり、出力電位を引下げる抵抗においてそのよ
うな電流の１部分を浪費するようなことにはなら
ない。トランジスタＴ６が非導通のときには、ト
ランジスタＴ３がオンとなつて、トランジスタＴ
１０のベースを放電することになる。このよう
に、出力トランジスタＴ１０のベース自身が、プ
ツシユプル駆動される。
る。まず第１に、通常のドライバ回路では、トラ
ンジスタＴ６を通る駆動電流が中断されていると
きに、トランジスタＴ１０のベースを放電するた
めに、アースとトランジスタＴ１０のベースとの
間に、抵抗を結合している。しかしながら、その
ような放電抵抗は、また、トランジスタＴ１０が
導通している間も、電流を流すことになるので、
その結果、不要な電力消失を生じる。さらに、抵
抗を用いてトランジスタＴ１０のベースを早く充
分に放電することは、困難である。また、放電抵
抗の値を小さくすることにより、トランジスタＴ
１０のベースを早く充分に放電しようとしても、
トランジスタＴ１０がオンの間にその抵抗により
消失され電力が、増加することになる。本発明に
よるドライバ回路では、放電抵抗の代りにトラン
ジスタＴ３を設けている。このトランジスタＴ３
は、位相分割トランジスタＴ６とは180゜異なる位
相分割で、駆動される。従つて、トランジスタＴ
６が導通して、トランジスタＴ１０のベースへ駆
動電流を提供するときに、トランジスタＴ３は、
非導通である。それ故に、そのような電流の全て
がトランジスタＴ１０のベースに提供されること
になり、出力電位を引下げる抵抗においてそのよ
うな電流の１部分を浪費するようなことにはなら
ない。トランジスタＴ６が非導通のときには、ト
ランジスタＴ３がオンとなつて、トランジスタＴ
１０のベースを放電することになる。このよう
に、出力トランジスタＴ１０のベース自身が、プ
ツシユプル駆動される。
本発明の第２の特徴は、出力電位引下げトラン
ジスタＴ１０に対する駆動電流源に関する。通常
のドライバ回路では、トランジスタＴ６が、トラ
ンジスタＴ１０のベースへ駆動電流を提供するこ
とになる。抵抗R4の値は、小さくなければなら
ない。なぜなら、大きな値の抵抗では、トランジ
スタＴ１０に出力電流を引くのに十分な能力を与
えないことになり、その上、トランジスタＴ１０
のターンオン時間を遅延させることになる。そこ
で、第１図の回路では、出力電位引下げトランジ
スタＴ１０のベースへ駆動電流を提供するため
に、さらにトランジスタＴ４及びＴ５が用いられ
ている。それで、トランジスタＴ６を、主として
ダーリントン出力電位引上げトランジスタ対Ｔ７
及びＴ８のオン又はオフの状態を制御するため
に、用いることができる。特に、ドライバ回路の
出力を低レベルから高レベルに変換するときに
は、トランジスタＴ６は、非導通になる。抵抗
R4の大きな抵抗値により、トランジスタＴ７の
ベースへの駆動電流が制限されることになり、こ
れによつて、ドライバ回路の出力における立上り
遷移を制限することになる。また、抵抗R4の値
を大きくすることにより、トランジスタＴ７及び
Ｔ８をオフにするためにトランジスタＴ６が引か
なければならない電流量を低減することになるこ
とも、指摘しておく。
ジスタＴ１０に対する駆動電流源に関する。通常
のドライバ回路では、トランジスタＴ６が、トラ
ンジスタＴ１０のベースへ駆動電流を提供するこ
とになる。抵抗R4の値は、小さくなければなら
ない。なぜなら、大きな値の抵抗では、トランジ
スタＴ１０に出力電流を引くのに十分な能力を与
えないことになり、その上、トランジスタＴ１０
のターンオン時間を遅延させることになる。そこ
で、第１図の回路では、出力電位引下げトランジ
スタＴ１０のベースへ駆動電流を提供するため
に、さらにトランジスタＴ４及びＴ５が用いられ
ている。それで、トランジスタＴ６を、主として
ダーリントン出力電位引上げトランジスタ対Ｔ７
及びＴ８のオン又はオフの状態を制御するため
に、用いることができる。特に、ドライバ回路の
出力を低レベルから高レベルに変換するときに
は、トランジスタＴ６は、非導通になる。抵抗
R4の大きな抵抗値により、トランジスタＴ７の
ベースへの駆動電流が制限されることになり、こ
れによつて、ドライバ回路の出力における立上り
遷移を制限することになる。また、抵抗R4の値
を大きくすることにより、トランジスタＴ７及び
Ｔ８をオフにするためにトランジスタＴ６が引か
なければならない電流量を低減することになるこ
とも、指摘しておく。
抵抗R4として大きな抵抗値のものを用いるの
で、トランジスタＴ１０のベースへの電流は、通
常、出力電流を十分に引く能力としては不適当で
あるだろう。この問題を解決するために、トラン
ジスタＴ１０のベースへ駆動電流を供給するトラ
ンジスタＴ５が提共されている。トランジスタＴ
５には、コレクタ抵抗がない。また、トランジス
タＴ５は、トランジスタＴ６よりも大きなエミツ
タ領域を有するように設計されている。それ故
に、トランジスタＴ５は、より低い出力インピー
ダンスを示す。さらに、トランジスタＴ５は、よ
り低い供給電圧＋1.7Vに結合されているので、
さらに電力を節約することになる。
で、トランジスタＴ１０のベースへの電流は、通
常、出力電流を十分に引く能力としては不適当で
あるだろう。この問題を解決するために、トラン
ジスタＴ１０のベースへ駆動電流を供給するトラ
ンジスタＴ５が提共されている。トランジスタＴ
５には、コレクタ抵抗がない。また、トランジス
タＴ５は、トランジスタＴ６よりも大きなエミツ
タ領域を有するように設計されている。それ故
に、トランジスタＴ５は、より低い出力インピー
ダンスを示す。さらに、トランジスタＴ５は、よ
り低い供給電圧＋1.7Vに結合されているので、
さらに電力を節約することになる。
トランジスタＴ４は、トランジスタＴ５及びＴ
６を通る電流の瞬時サージを制限するために、設
けてある。通常のドライバ回路構成では、抵抗
R3とトランジスタＴ２との間の接続点は、トラ
ンジスタＴ６のベースに直接接続されることにな
り、トランジスタＴ４及びＴ５は、含まれない。
このような構成では、抵抗Ｒ３を通る電流におけ
るサージが、トランジスタＴ６のβだけ増幅され
ることになり、結果的に、出力電位引下げトラン
ジスタＴ１０のベースへの駆動電流において、大
きなサージが生じることになる。第１図において
トランジスタＴ４をダイオーデとして接続するこ
とにより、抵抗Ｒ３を通る電流は、トランジスタ
Ｔ４のコレクタ電流となり、トランジスタＴ４の
βによつてβ倍されることはない。さらに、トラ
ンジスタＴ４乃至Ｔ６のベースが共通接続され、
そしてそれらのエミツタが共通接続されるなら、
電流ミラーが達成され、これにより、トランジス
タＴ５及びＴ６の各々を通る電流は、抵抗R3を
通る電流に比例する値に制限されることになる。
トランジスタＴ１０のベースへの全駆動電流を抵
抗R3を通る電流の低倍したものに制限すること
により、トランジスタＴ１０のターンオン時間を
制限することになり、これにより、ドライバ回路
の出力における立下り遷移を制御できる。
６を通る電流の瞬時サージを制限するために、設
けてある。通常のドライバ回路構成では、抵抗
R3とトランジスタＴ２との間の接続点は、トラ
ンジスタＴ６のベースに直接接続されることにな
り、トランジスタＴ４及びＴ５は、含まれない。
このような構成では、抵抗Ｒ３を通る電流におけ
るサージが、トランジスタＴ６のβだけ増幅され
ることになり、結果的に、出力電位引下げトラン
ジスタＴ１０のベースへの駆動電流において、大
きなサージが生じることになる。第１図において
トランジスタＴ４をダイオーデとして接続するこ
とにより、抵抗Ｒ３を通る電流は、トランジスタ
Ｔ４のコレクタ電流となり、トランジスタＴ４の
βによつてβ倍されることはない。さらに、トラ
ンジスタＴ４乃至Ｔ６のベースが共通接続され、
そしてそれらのエミツタが共通接続されるなら、
電流ミラーが達成され、これにより、トランジス
タＴ５及びＴ６の各々を通る電流は、抵抗R3を
通る電流に比例する値に制限されることになる。
トランジスタＴ１０のベースへの全駆動電流を抵
抗R3を通る電流の低倍したものに制限すること
により、トランジスタＴ１０のターンオン時間を
制限することになり、これにより、ドライバ回路
の出力における立下り遷移を制御できる。
第１図のドライバ回路の全動作は、前記説明か
ら容易に理解されるであろう。高レベルの入力信
号に対しては、トランジスタＴ１，Ｔ４，Ｔ５，
Ｔ６及びＴ１０は、全てオフになり、一方、トラ
ンジスタＴ２，Ｔ３，Ｔ７及びＴ８は、全てオン
になり、その結果、ドライバ回路の高レベル出力
を生じる。入力が高レベルから低レベルへ変化す
るときには、トランジスタＴ２がオフになり、ト
ランジスタＴ４乃至Ｔ６が、導通し始める。トラ
ンジスタＴ４乃至Ｔ６の結合された電流は、抵抗
Ｒ３を通る電流を低倍したものに制限されるので
トランジスタＴ１０のターンオン時間は制限さ
れ、これにより、ドライバ回路の出力信号におけ
る立下り遷移を制約できる。
ら容易に理解されるであろう。高レベルの入力信
号に対しては、トランジスタＴ１，Ｔ４，Ｔ５，
Ｔ６及びＴ１０は、全てオフになり、一方、トラ
ンジスタＴ２，Ｔ３，Ｔ７及びＴ８は、全てオン
になり、その結果、ドライバ回路の高レベル出力
を生じる。入力が高レベルから低レベルへ変化す
るときには、トランジスタＴ２がオフになり、ト
ランジスタＴ４乃至Ｔ６が、導通し始める。トラ
ンジスタＴ４乃至Ｔ６の結合された電流は、抵抗
Ｒ３を通る電流を低倍したものに制限されるので
トランジスタＴ１０のターンオン時間は制限さ
れ、これにより、ドライバ回路の出力信号におけ
る立下り遷移を制約できる。
低レベルの入力信号に対しては、トランジスタ
Ｔ１，Ｔ４，Ｔ５，Ｔ６及びＴ１０は、全てオン
になり、一方、トランジスタＴ２，Ｔ３，Ｔ７及
びＴ８は、全てオフになり、その結果、ドライバ
回路の低レベル出力を生じる。入力が低レベルか
ら高レベルへ変化するときには、トランジスタＴ
２がオンになり、その結果トランジスタＴ４乃至
Ｔ６をオフにする。そして、トランジスタＴ３が
オンになり、従つてトランジスタＴ１０のベース
を放電して、そのトランジスタを非導通にする。
抵抗R4の大きな値によつて、トランジスタＴ７
のベースへの電流が制限される。これにより、ダ
ーリントン対Ｔ７，Ｔ８のターンオン時間を制限
することになり、また、ドライバ回路の出力信号
における立上り遷移を制御することになる。
Ｔ１，Ｔ４，Ｔ５，Ｔ６及びＴ１０は、全てオン
になり、一方、トランジスタＴ２，Ｔ３，Ｔ７及
びＴ８は、全てオフになり、その結果、ドライバ
回路の低レベル出力を生じる。入力が低レベルか
ら高レベルへ変化するときには、トランジスタＴ
２がオンになり、その結果トランジスタＴ４乃至
Ｔ６をオフにする。そして、トランジスタＴ３が
オンになり、従つてトランジスタＴ１０のベース
を放電して、そのトランジスタを非導通にする。
抵抗R4の大きな値によつて、トランジスタＴ７
のベースへの電流が制限される。これにより、ダ
ーリントン対Ｔ７，Ｔ８のターンオン時間を制限
することになり、また、ドライバ回路の出力信号
における立上り遷移を制御することになる。
第１図に示したドライバ回路は、次のような抵
抗値を使用したとき、即ち、R1＝10KΩ、R2＝
2KΩ、R3＝13・6KΩ、R4＝16.7KΩ、R5＝
0.6KΩ、R6＝5KΩ及びR7＝0.03KΩのとき、公
称3.8ｍＷの電力を消失する。
抗値を使用したとき、即ち、R1＝10KΩ、R2＝
2KΩ、R3＝13・6KΩ、R4＝16.7KΩ、R5＝
0.6KΩ、R6＝5KΩ及びR7＝0.03KΩのとき、公
称3.8ｍＷの電力を消失する。
第２図に、本発明によるオープン・コレクタ・
ドライバ回路の実施例を示す。この実施例は、第
１図の実施例から、出力電位を引上げるダーリン
トン対に必要な回路素子、即ち、抵抗R4乃至
R7、トランジスタＴ７，Ｔ８及びダイオードＤ
１を除去したものと実質的に同じである。第２図
の回路の動作は、容易に理解されるであろう。そ
れは、次のように簡単に述べることができる。高
レベルの入力に対しては、トランジスタＴ２は導
通することになり、従つて、トランジスタＴ４乃
至Ｔ６のベース電位を下げ、それ故に、これらの
トランジスタをオフにすることになる。トランジ
スタＴ３も導通して、ブルーダウン出力トランジ
スタＴ１０のベースを放電することになる。これ
により、トランジスタＴ１０は、オフになる。こ
うして、ドライバ回路の出力電位を、オフチツプ
の出力電位引上げ抵抗RLにより上昇させること
が可能になる（この上昇は、典型的には十分遅い
ので、立上り遷移をさらに制御する必要はない）。
入力が高レベルから低レベルに遷移する間に、ト
ランジスタＴ２はオフになり、比較的大きな抵抗
値を有する抵抗R3を介して、トランジスタＴ４
乃至６のベースに電流を提供することができる。
オープン・コレクタの実施例には、ダーリントン
出力電位引上げトランジスタ対Ｔ７，Ｔ８は存在
しない。それ故に、トランジスタＴ６は、もはや
出力電位引上げトランジスタのオン及びオフの状
態を制御する必要はない。従つて、電力消失を低
減しながら、トランジスタＴ１０のベースへ所望
の駆動電流を提供すべく、トランジスタＴ５及び
Ｔ６の両方を＋1.7Vの電源に接続することがで
きる。トランジスタＴ４は、第１図の実施例にお
けるのと同じ電流制限機能を果す。これによりド
ライバ回路の出力での出力電位を引下げる遷移を
制御できる。第１図の実施例におけるように、ト
ランジスタＴ３は、低レベルの入力に対してオフ
になる。これにより、トランジスタＴ４乃至Ｔ６
からの電流を全て、トランジスタＴ１０のベース
への駆動電流として提供することができる。
ドライバ回路の実施例を示す。この実施例は、第
１図の実施例から、出力電位を引上げるダーリン
トン対に必要な回路素子、即ち、抵抗R4乃至
R7、トランジスタＴ７，Ｔ８及びダイオードＤ
１を除去したものと実質的に同じである。第２図
の回路の動作は、容易に理解されるであろう。そ
れは、次のように簡単に述べることができる。高
レベルの入力に対しては、トランジスタＴ２は導
通することになり、従つて、トランジスタＴ４乃
至Ｔ６のベース電位を下げ、それ故に、これらの
トランジスタをオフにすることになる。トランジ
スタＴ３も導通して、ブルーダウン出力トランジ
スタＴ１０のベースを放電することになる。これ
により、トランジスタＴ１０は、オフになる。こ
うして、ドライバ回路の出力電位を、オフチツプ
の出力電位引上げ抵抗RLにより上昇させること
が可能になる（この上昇は、典型的には十分遅い
ので、立上り遷移をさらに制御する必要はない）。
入力が高レベルから低レベルに遷移する間に、ト
ランジスタＴ２はオフになり、比較的大きな抵抗
値を有する抵抗R3を介して、トランジスタＴ４
乃至６のベースに電流を提供することができる。
オープン・コレクタの実施例には、ダーリントン
出力電位引上げトランジスタ対Ｔ７，Ｔ８は存在
しない。それ故に、トランジスタＴ６は、もはや
出力電位引上げトランジスタのオン及びオフの状
態を制御する必要はない。従つて、電力消失を低
減しながら、トランジスタＴ１０のベースへ所望
の駆動電流を提供すべく、トランジスタＴ５及び
Ｔ６の両方を＋1.7Vの電源に接続することがで
きる。トランジスタＴ４は、第１図の実施例にお
けるのと同じ電流制限機能を果す。これによりド
ライバ回路の出力での出力電位を引下げる遷移を
制御できる。第１図の実施例におけるように、ト
ランジスタＴ３は、低レベルの入力に対してオフ
になる。これにより、トランジスタＴ４乃至Ｔ６
からの電流を全て、トランジスタＴ１０のベース
への駆動電流として提供することができる。
入力が低レベルから高レベルに遷移する間に、
トランジスタＴ２及びＴ３は、オンになり、トラ
ンジスタＴ３は、出力電位引下げトランジスタＴ
１０のベースを放電し、ドライバ回路の出力電位
を引上げさせる。トランジスタＴ２のターンオン
により、位相分割トランジスタＴ４乃至Ｔ６のベ
ースを放電することになる。これによつて、トラ
ンジスタＴ１０のベースへの電流供給は、中断さ
れる。
トランジスタＴ２及びＴ３は、オンになり、トラ
ンジスタＴ３は、出力電位引下げトランジスタＴ
１０のベースを放電し、ドライバ回路の出力電位
を引上げさせる。トランジスタＴ２のターンオン
により、位相分割トランジスタＴ４乃至Ｔ６のベ
ースを放電することになる。これによつて、トラ
ンジスタＴ１０のベースへの電流供給は、中断さ
れる。
第１図の実施例が、第３図に示した構成でテス
トされ、コンピユータ・シミユレートされた。第
３図において、１乃至４の参照番号は、その地点
での波形を識別するために使用されている。また
５はドライバ回路であり、６は伝送ラインであ
り、７はTTLレシーバ回路であり、８のコンデ
ンサは、10pFである。第３図の構成でテストし
た結果を、第４図に示してある。第４図からわか
るように、本発明によるドライバ回路は、大体
12nsの平均遅延を示している。さらに、本発明に
よるドライバ回路では、比較的小さなオンチツプ
のノイズが達成され、電力消失が低減されてい
る。
トされ、コンピユータ・シミユレートされた。第
３図において、１乃至４の参照番号は、その地点
での波形を識別するために使用されている。また
５はドライバ回路であり、６は伝送ラインであ
り、７はTTLレシーバ回路であり、８のコンデ
ンサは、10pFである。第３図の構成でテストし
た結果を、第４図に示してある。第４図からわか
るように、本発明によるドライバ回路は、大体
12nsの平均遅延を示している。さらに、本発明に
よるドライバ回路では、比較的小さなオンチツプ
のノイズが達成され、電力消失が低減されてい
る。
第１図は、本発明によるプツシユプル・ドライ
バ回路の回路図、第２図は、本発明によるオープ
ン・コレクタ・ドライバ回路の回路図、第３図
は、本発明によるドライバ回路を評価するための
テスト構成を示す回路図、第４図は、第３図のテ
スト構成からの測定結果を示す波形図である。
バ回路の回路図、第２図は、本発明によるオープ
ン・コレクタ・ドライバ回路の回路図、第３図
は、本発明によるドライバ回路を評価するための
テスト構成を示す回路図、第４図は、第３図のテ
スト構成からの測定結果を示す波形図である。
Claims (1)
- １ 制御端子を有し第１電源と出力端子との間に
結合された第１出力スイツチ手段と、制御端子を
有し第２電源と前記出力端子との間に結合された
第２出力スイツチ手段と、前記第１出力スイツチ
手段の制御端子に結合され当該制御端子に制御信
号として電流を第１スイツチング信号に応答して
選択的に提供する駆動電流供給トランジスタと、
前記第１出力スイツチ手段の制御端子に結合され
当該制御端子の電流を前記第１スイツチング信号
に逆相の第２スイツチング信号に応答して選択的
に除去する電流放電トランジスタと、前記第１出
力スイツチ手段の制御端子と前記第２出力スイツ
チ手段の制御端子との間に結合された位相分割ト
ランジスタと、前記駆動電流供給トランジスタ及
び位相分割トランジスタを流れる電流を制御する
ように前記駆動電流供給トランジスタ及び位相分
割トランジスタに結合されて電流ミラー回路を成
す電流規定トランジスタと、を備えたドライバ回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/515,419 US4585953A (en) | 1983-07-20 | 1983-07-20 | Low power off-chip driver circuit |
| US515419 | 1983-07-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027223A JPS6027223A (ja) | 1985-02-12 |
| JPH0336448B2 true JPH0336448B2 (ja) | 1991-05-31 |
Family
ID=24051285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59078831A Granted JPS6027223A (ja) | 1983-07-20 | 1984-04-20 | ドライバ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4585953A (ja) |
| EP (1) | EP0137137B1 (ja) |
| JP (1) | JPS6027223A (ja) |
| CA (1) | CA1250351A (ja) |
| DE (1) | DE3478731D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4737665A (en) * | 1985-01-15 | 1988-04-12 | Texas Instruments Incorporated | Adjustable speed up circuit for TTL-type gates |
| US4677312A (en) * | 1986-04-25 | 1987-06-30 | International Business Machines Corporation | High voltage swing open collector driver |
| EP0472318A3 (en) * | 1990-08-06 | 1994-08-10 | At & T Corp | Led pulse shaping circuit |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3491251A (en) * | 1965-12-20 | 1970-01-20 | Motorola Inc | Logic circuit having noise immunity capability which exceeds one-half the logic swing in both directions |
| US3553486A (en) * | 1968-03-06 | 1971-01-05 | Westinghouse Electric Corp | High noise immunity system for integrated circuits |
| US3609405A (en) * | 1969-02-03 | 1971-09-28 | Goodyear Aerospace Corp | Sharp rise-and-fall time,high-amplitude pulse generator |
| US3602735A (en) * | 1969-10-01 | 1971-08-31 | Sylvania Electric Prod | Pulse shaping circuit for use in integrated circuit networks |
| US3619659A (en) * | 1969-12-02 | 1971-11-09 | Honeywell Inf Systems | Integrator amplifier circuit with voltage regulation and temperature compensation |
| DE2029901A1 (de) * | 1970-06-18 | 1971-12-23 | Siemens Ag | Schaltungsanordnung zur Störsignalunterdrückung bzw. -dämpfung |
| US3656004A (en) * | 1970-09-28 | 1972-04-11 | Ibm | Bipolar capacitor driver |
| DE2102911C3 (de) * | 1971-01-22 | 1982-12-23 | Maschinenfabrik Fahr Ag Gottmadingen, 7702 Gottmadingen | Kreiselmähwerk |
| US3710145A (en) * | 1971-02-01 | 1973-01-09 | Raytheon Co | Improved switching circuitry for semiconductor diodes |
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| US3858059A (en) * | 1973-08-01 | 1974-12-31 | Litton Business Systems Inc | High speed driver circuit |
| US3959665A (en) * | 1974-05-29 | 1976-05-25 | The United States Of America As Represented By The Secretary Of The Navy | Logic circuits with interfacing system |
| US3996482A (en) * | 1975-05-09 | 1976-12-07 | Ncr Corporation | One shot multivibrator circuit |
| US4016431A (en) * | 1975-12-31 | 1977-04-05 | International Business Machines Corporation | Optimal driver for LSI |
| US4092551A (en) * | 1976-05-20 | 1978-05-30 | International Business Machines Corporation | A.C. powered speed up circuit |
| JPS5326554A (en) * | 1976-08-24 | 1978-03-11 | Sony Corp | Tr ansistor circuit |
| US4063116A (en) * | 1976-08-26 | 1977-12-13 | Raytheon Company | Temperature compensated current source |
| JPS5368064A (en) * | 1976-11-29 | 1978-06-17 | Fujitsu Ltd | Non-saturation high-speed logical circuit |
| US4071783A (en) * | 1976-11-29 | 1978-01-31 | International Business Machines Corporation | Enhancement/depletion mode field effect transistor driver |
| SE423168B (sv) * | 1977-03-07 | 1982-04-13 | Philippe Lataire | Anordning for styrning av basstrommen till effektransistorer |
| JPS54156463A (en) * | 1978-05-30 | 1979-12-10 | Nec Corp | Logic circuit |
| JPS556992A (en) * | 1978-06-30 | 1980-01-18 | Ibm | Current drive circuit |
| US4251737A (en) * | 1978-12-29 | 1981-02-17 | International Business Machines Corporation | Dottable active collector driver circuit |
| US4251742A (en) * | 1979-04-09 | 1981-02-17 | Rca Corporation | Current source, as for switching PIN diodes |
| US4321490A (en) * | 1979-04-30 | 1982-03-23 | Fairchild Camera And Instrument Corporation | Transistor logic output for reduced power consumption and increased speed during low to high transition |
| US4330723A (en) * | 1979-08-13 | 1982-05-18 | Fairchild Camera And Instrument Corporation | Transistor logic output device for diversion of Miller current |
| US4301383A (en) * | 1979-10-05 | 1981-11-17 | Harris Corporation | Complementary IGFET buffer with improved bipolar output |
| JPS5819032A (ja) * | 1981-07-24 | 1983-02-03 | Nec Corp | 論理ゲ−ト回路 |
| JPS5844821A (ja) * | 1981-09-11 | 1983-03-15 | Nec Corp | 論理ゲ−ト回路 |
-
1983
- 1983-07-20 US US06/515,419 patent/US4585953A/en not_active Expired - Lifetime
-
1984
- 1984-04-20 JP JP59078831A patent/JPS6027223A/ja active Granted
- 1984-06-20 CA CA000457030A patent/CA1250351A/en not_active Expired
- 1984-07-11 EP EP84108099A patent/EP0137137B1/en not_active Expired
- 1984-07-11 DE DE8484108099T patent/DE3478731D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3478731D1 (en) | 1989-07-20 |
| CA1250351A (en) | 1989-02-21 |
| JPS6027223A (ja) | 1985-02-12 |
| EP0137137A1 (en) | 1985-04-17 |
| EP0137137B1 (en) | 1989-06-14 |
| US4585953A (en) | 1986-04-29 |
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