JPS6092633A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPS6092633A JPS6092633A JP20018283A JP20018283A JPS6092633A JP S6092633 A JPS6092633 A JP S6092633A JP 20018283 A JP20018283 A JP 20018283A JP 20018283 A JP20018283 A JP 20018283A JP S6092633 A JPS6092633 A JP S6092633A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特にシ！Ｊコンまたは窒化シリコ
ンＩｌｌに対する選択的エツチングと、そのエツチング
側向にテーパーが形成されるようにしたテーパーエツチ
ングを行なう半導体装置の製法に４ｆＭわる。
ンＩｌｌに対する選択的エツチングと、そのエツチング
側向にテーパーが形成されるようにしたテーパーエツチ
ングを行なう半導体装置の製法に４ｆＭわる。
背景技術とその問題点
半導体集積回路等の半導体装置に於い”（は、第１図に
示すように、その集積回路を構成する各種半導体素子が
形成される半導体基体ｉｌ＋の表面にＳ！０２等の表向
不活性化用の絶縁Ｉｎ （２１が形成され、これに穿設
された窓（２ａ）を通じて半導体素子の所定部に電気的
にコンタクトする例えばアルミニウム＾ｌよりなる第１
の配線１ｍ １３１が形成され、これの上に化学的気相
成長法、例えばプラズマＣｖＯ法によって形成した絶縁
層としての窒化シリコン（以下ＳｉＮと略称する）層（
４）が形成され、これの上に上層の第２のＡｎｔ配線Ｊ
＠＋５１が形成された多ｊ−配線構造をとって配線密度
の向上を図ることが１１われる。この場合、例えば上階
の配線１！！！ （５１と１・（＠の配線層（３）とを
電気的にコンタクトするには、両者間に介在する絶縁層
即ちＳｉＮ層（４）に穿設した透孔（４ａ）内を含んで
例えばアルミニウム金属Ｊ−を全面蒸着しこれをフォト
エツチング等の所定のパターンにエツチングしてこの第
２の配線ｒ＊ （５１を形成するごとによって、この第
２の配線層（５）を第１の配線層（３）と電気的に接続
させる。このような半導体装置を得る場合、通常窒化シ
リコン１ｍ ＋４１に対する選択的エツチングは化学的
エツチング法、或いは反応性イオンエツチングＲＩＥ法
によっ゛Ｃ行う。ところがこのような化学的エツチング
法、或いはＲＩＥ法による場合、そのエツチング性が等
方性を有゛するためにこれによって穿設した透孔（４ａ
）の内周側面は、はとんど垂直に形成され、ここに急峻
な段部が生じる。従ゲζこの透孔（４ａ）を通じて上層
の配線Ｊ−（５）を士Ｊ＠の配線層（３）に連接させ゛
ζ蒸着する場合、この透孔（４ａ）による急峻な段部に
於い′乙−Ｌ層のｌ配線層（５）が充分な厚さに蒸着さ
れず、いわゆる段切れが生じ、不良品 、の発生、従っ
て信頼性の低重を招来する。従ってこのような半導体装
置に於い゛こは、この例えば窒化シリコンよりなる絶縁
Ｍ（４）の透孔（４ａ）の内周−側面には、第２図に承
ずように上ＩＨに向かってその開口幅が大となるような
テーパー面を形成することが望ましい。
示すように、その集積回路を構成する各種半導体素子が
形成される半導体基体ｉｌ＋の表面にＳ！０２等の表向
不活性化用の絶縁Ｉｎ （２１が形成され、これに穿設
された窓（２ａ）を通じて半導体素子の所定部に電気的
にコンタクトする例えばアルミニウム＾ｌよりなる第１
の配線１ｍ １３１が形成され、これの上に化学的気相
成長法、例えばプラズマＣｖＯ法によって形成した絶縁
層としての窒化シリコン（以下ＳｉＮと略称する）層（
４）が形成され、これの上に上層の第２のＡｎｔ配線Ｊ
＠＋５１が形成された多ｊ−配線構造をとって配線密度
の向上を図ることが１１われる。この場合、例えば上階
の配線１！！！ （５１と１・（＠の配線層（３）とを
電気的にコンタクトするには、両者間に介在する絶縁層
即ちＳｉＮ層（４）に穿設した透孔（４ａ）内を含んで
例えばアルミニウム金属Ｊ−を全面蒸着しこれをフォト
エツチング等の所定のパターンにエツチングしてこの第
２の配線ｒ＊ （５１を形成するごとによって、この第
２の配線層（５）を第１の配線層（３）と電気的に接続
させる。このような半導体装置を得る場合、通常窒化シ
リコン１ｍ ＋４１に対する選択的エツチングは化学的
エツチング法、或いは反応性イオンエツチングＲＩＥ法
によっ゛Ｃ行う。ところがこのような化学的エツチング
法、或いはＲＩＥ法による場合、そのエツチング性が等
方性を有゛するためにこれによって穿設した透孔（４ａ
）の内周側面は、はとんど垂直に形成され、ここに急峻
な段部が生じる。従ゲζこの透孔（４ａ）を通じて上層
の配線Ｊ−（５）を士Ｊ＠の配線層（３）に連接させ゛
ζ蒸着する場合、この透孔（４ａ）による急峻な段部に
於い′乙−Ｌ層のｌ配線層（５）が充分な厚さに蒸着さ
れず、いわゆる段切れが生じ、不良品 、の発生、従っ
て信頼性の低重を招来する。従ってこのような半導体装
置に於い゛こは、この例えば窒化シリコンよりなる絶縁
Ｍ（４）の透孔（４ａ）の内周−側面には、第２図に承
ずように上ＩＨに向かってその開口幅が大となるような
テーパー面を形成することが望ましい。
このようなテーパー面を自する透孔を形成する方法とし
ζは、例えはイオンミリングを用いる方法が考えられる
。ところがこの場合テーパー面の（頃斜用により微細パ
ターンが形成しにくいとか、更に窒化シリニ１ン映（３
）の形成面が凹凸向に対して″形成され、これに段差が
生ずる場合、その段差の影になる部分には透孔が形成し
にくく、またこの部分におけるエツチングレートが遅く
生産性が低い等の欠点がある。また他の方法としては、
例えば窒化シリコン１−に対する選択的エツチングをい
わゆるフォトエツチングによっ°ζ即も化学的エッーチ
ングによって行うにあたり、予め窒化シリコン表面にイ
オンの打ち込みによって表面にダメージを与え°に乙に
おけるエツチング速度を速めておき表面側におけるサイ
ドエツチングが大きく生じるようにし°ζ、上）−に向
かっ゛ζ開口幅が大となるテーパーエツチングが生しる
ようになすとともできる。しかしながらこの場合、イオ
ンの打ち込み作業が著しく面倒であり作業性が低く、ま
たこのようにダメージ）−を有Ｊ゛る窒化シリコン）−
」二にフォトエツチングのためのフォトレジストを被着
する場合、その密着性が低くなって、表向状態や、放置
時間等によって透孔のサイズが変化して、均一性、再現
性に乏しいという欠点を口する。
ζは、例えはイオンミリングを用いる方法が考えられる
。ところがこの場合テーパー面の（頃斜用により微細パ
ターンが形成しにくいとか、更に窒化シリニ１ン映（３
）の形成面が凹凸向に対して″形成され、これに段差が
生ずる場合、その段差の影になる部分には透孔が形成し
にくく、またこの部分におけるエツチングレートが遅く
生産性が低い等の欠点がある。また他の方法としては、
例えば窒化シリコン１−に対する選択的エツチングをい
わゆるフォトエツチングによっ°ζ即も化学的エッーチ
ングによって行うにあたり、予め窒化シリコン表面にイ
オンの打ち込みによって表面にダメージを与え°に乙に
おけるエツチング速度を速めておき表面側におけるサイ
ドエツチングが大きく生じるようにし°ζ、上）−に向
かっ゛ζ開口幅が大となるテーパーエツチングが生しる
ようになすとともできる。しかしながらこの場合、イオ
ンの打ち込み作業が著しく面倒であり作業性が低く、ま
たこのようにダメージ）−を有Ｊ゛る窒化シリコン）−
」二にフォトエツチングのためのフォトレジストを被着
する場合、その密着性が低くなって、表向状態や、放置
時間等によって透孔のサイズが変化して、均一性、再現
性に乏しいという欠点を口する。
発明の目的
本発明は、上述したような半導体装置の製造工程におけ
る、内周面にテーパー面を有する透孔を容易に、且つ商
精度をもって形成することができるようにした半導体装
置の製法を提供するものである。
る、内周面にテーパー面を有する透孔を容易に、且つ商
精度をもって形成することができるようにした半導体装
置の製法を提供するものである。
発明の概要
本発明に於いＣは、半導体装置の製造工程におけるシリ
コンまたは窒化シリ：１ントに対する選択的エツチング
にあたっ°と、その上・ノチング部雫側壁面にテーパー
を形成するテーパーエ・ノチングの工程に於い°ζ、そ
のシリコンまたは窒化シリコン層上に高分子ポリマーの
ポリメチルイソプロベニルケ１−ン（以上ＰＭＩＰＫと
略称する）股を形成し、ＣＦ２と０２とを含むガスを一
用いたプラズマエツチングでＰＭＩＰＫ 映とシリコン
または窒化シリコン１−に対し′ζ選択的エツチングを
行っ°ζシリコンまたは窒化シリコン）ｔ４のエツチン
グ除去部の側面にテーパー面を形成”→るものである。
コンまたは窒化シリ：１ントに対する選択的エツチング
にあたっ°と、その上・ノチング部雫側壁面にテーパー
を形成するテーパーエ・ノチングの工程に於い°ζ、そ
のシリコンまたは窒化シリコン層上に高分子ポリマーの
ポリメチルイソプロベニルケ１−ン（以上ＰＭＩＰＫと
略称する）股を形成し、ＣＦ２と０２とを含むガスを一
用いたプラズマエツチングでＰＭＩＰＫ 映とシリコン
または窒化シリコン１−に対し′ζ選択的エツチングを
行っ°ζシリコンまたは窒化シリコン）ｔ４のエツチン
グ除去部の側面にテーパー面を形成”→るものである。
実施例
第３図以Ｆを参照して本発明の詳細な説明するに第１図
及び第２図と対応する部分には同一符号を付して重複説
明を省略する。
及び第２図と対応する部分には同一符号を付して重複説
明を省略する。
この例に於いても第３図に不ずように、第１の配線層即
ち下層の配線層例えばアルミニウムｉ層（３）を全面蒸
着して後、選択的にエツチング等によって所定のパター
ンに形成し、その後、これを覆って第３図に不ずように
全＋（ｔｉ的にプラズマＣｖＤ法によって５ｉＮｊｔｌ
（４１を形成する。これの上に特に本発明に於いては、
第４図にネオように、高分子ポリマーのＰＭＩＰ）ｌ膜
（６）、１ｌｌｌち、例えば超短波紫外線用ポジレジス
トとし゛この０１１ＵＲ１０１３（商品名）を、例えば
１４００人程度０厚さに塗布、被着する。次に第５図に
不ずように、このＰＭＩＰＫ ＩＪ＋６１Ｊ二にフＡト
レジス）ＦＷ＋７１例えば０ＦＰＲ，ＭＲ３（いずれも
商品名）を通電の方法によって塗布し、露光、現像、へ
−キング処理を施し、最終的に、上述したように上Ｆ配
線のコンタクトを行うための透孔を形成ずべき部分に、
窓（７ａ）を穿設する。次いで第６し１に示すようにこ
のフォトレジスト層（７）をエツチングレートとし゛ζ
必要に応じて先ずＰ？１ＩＰＫ ＮＪ＋６＋に対Ｌ７て
、窓（７ａ）を通じて露呈した部分を０２プラズマエツ
チングによってエツチングしその後に、若しくは、この
プラズマエツチング工程を経ることなく第６図に示すよ
うにＣＦ４と０２との混合ガスによるプラズマエツチン
グによって窒化シリコン膜（４）に対する選択的エツチ
ングを行う。このようにすると、ごのフ“ラズマＪニツ
チングに対し°ζＰＭＩＰＫ膜（６）のエツチング速度
は５ＩＮＩＩ央（４）に比して人であるのでフォトレジ
スト膜＋７１１に入り込むエツチングがＰＭＩＰＫ膜（
６）に対して生じ、これがためソＡトリンスト映（７）
とＳ Ｉ Ｎ ｌｅｄ （４１との間のフォトレジスト
膜（７）の窓（７Ｂ）の！剥縁部下に間隙が生じこ −
れを通じてＳｉＮのｊ−ソチングがなされるために第６
し１に示すように、上方に向かって開口径が大となるテ
ーパー（４ｂ）を有する透孔（４ａ）が５ｉＮＩｆ４（
４）に形成される。この場合、このプラズマエツチング
における０２流量やＰＭＩＰＫ Ｉｓ！！（６１の膜厚
によっ°ζそのザイドエッチングレートを制御すること
ができ、これによ５っζそのテーパー（４ｂ）の角度を
Ａ精度に制御すること示できる。
ち下層の配線層例えばアルミニウムｉ層（３）を全面蒸
着して後、選択的にエツチング等によって所定のパター
ンに形成し、その後、これを覆って第３図に不ずように
全＋（ｔｉ的にプラズマＣｖＤ法によって５ｉＮｊｔｌ
（４１を形成する。これの上に特に本発明に於いては、
第４図にネオように、高分子ポリマーのＰＭＩＰ）ｌ膜
（６）、１ｌｌｌち、例えば超短波紫外線用ポジレジス
トとし゛この０１１ＵＲ１０１３（商品名）を、例えば
１４００人程度０厚さに塗布、被着する。次に第５図に
不ずように、このＰＭＩＰＫ ＩＪ＋６１Ｊ二にフＡト
レジス）ＦＷ＋７１例えば０ＦＰＲ，ＭＲ３（いずれも
商品名）を通電の方法によって塗布し、露光、現像、へ
−キング処理を施し、最終的に、上述したように上Ｆ配
線のコンタクトを行うための透孔を形成ずべき部分に、
窓（７ａ）を穿設する。次いで第６し１に示すようにこ
のフォトレジスト層（７）をエツチングレートとし゛ζ
必要に応じて先ずＰ？１ＩＰＫ ＮＪ＋６＋に対Ｌ７て
、窓（７ａ）を通じて露呈した部分を０２プラズマエツ
チングによってエツチングしその後に、若しくは、この
プラズマエツチング工程を経ることなく第６図に示すよ
うにＣＦ４と０２との混合ガスによるプラズマエツチン
グによって窒化シリコン膜（４）に対する選択的エツチ
ングを行う。このようにすると、ごのフ“ラズマＪニツ
チングに対し°ζＰＭＩＰＫ膜（６）のエツチング速度
は５ＩＮＩＩ央（４）に比して人であるのでフォトレジ
スト膜＋７１１に入り込むエツチングがＰＭＩＰＫ膜（
６）に対して生じ、これがためソＡトリンスト映（７）
とＳ Ｉ Ｎ ｌｅｄ （４１との間のフォトレジスト
膜（７）の窓（７Ｂ）の！剥縁部下に間隙が生じこ −
れを通じてＳｉＮのｊ−ソチングがなされるために第６
し１に示すように、上方に向かって開口径が大となるテ
ーパー（４ｂ）を有する透孔（４ａ）が５ｉＮＩｆ４（
４）に形成される。この場合、このプラズマエツチング
における０２流量やＰＭＩＰＫ Ｉｓ！！（６１の膜厚
によっ°ζそのザイドエッチングレートを制御すること
ができ、これによ５っζそのテーパー（４ｂ）の角度を
Ａ精度に制御すること示できる。
そして図ボしないがフォトレジスト膜（７）及び必要に
応じ−ｒ ＰＭＩＰＫ 腺ｔ６１を除去し、第１図及び
第２図で説明したように上層の配線を施ゼば第２図で説
明したようにテーパー面を有する窓（４ａ）を通じて上
下の配線１−がコンタクトされ、段切れがない信頼性の
晶い半導体装置が得られる。
応じ−ｒ ＰＭＩＰＫ 腺ｔ６１を除去し、第１図及び
第２図で説明したように上層の配線を施ゼば第２図で説
明したようにテーパー面を有する窓（４ａ）を通じて上
下の配線１−がコンタクトされ、段切れがない信頼性の
晶い半導体装置が得られる。
尚、上述した例に於いては、窒化シリコンＩＩ費に対す
るテーパーエツチングに通用した場合であるが、多結晶
シリコンに関しても、ＣＦ４を含むプラズマエツチング
に於いζ、多結晶シリコンｊ−に比し°ＣＰ旧ｐＫｌｌ
１１ｉのエツチングレートが人ごあるので、この多結晶
シリコンに対し′ζテーバーエソチンクを行う場合に本
発明を適用することもできる。
るテーパーエツチングに通用した場合であるが、多結晶
シリコンに関しても、ＣＦ４を含むプラズマエツチング
に於いζ、多結晶シリコンｊ−に比し°ＣＰ旧ｐＫｌｌ
１１ｉのエツチングレートが人ごあるので、この多結晶
シリコンに対し′ζテーバーエソチンクを行う場合に本
発明を適用することもできる。
発明の効果
上述したように本発明に於いζは、ＰＭＩＰＫ股（６）
を介してフォトレジストＭ ｔ７１を形成し、そのＰｌ
’１ｌＰＸ膜（６）と多結晶シリコン或いは窒化シリコ
ンとのエツチング速度の差を利用してＰＭ［ＰＫ ＩＩ
（６）におけるサイドエツチングが発生ずるようにした
ことによって、テーパーエツチングを行うようにするも
のであり、この場合Ｐ旧１１にのＦＡ Ｉ！＃、プラズ
マエッチ、ングに際し°この０２の流量の制御によゲζ
確実にそのサイドエツチング率を設定できるのでそのテ
ーパー角度を確実に制御できる。従っ゛ζ均一で再現性
の良いテーパー面を有する透孔を形成することができる
。また本発明においζは、このテーパーエツチングに際
してイオン注入等の特殊の装置：及び作業を必要としな
いのでこの透孔の穿設作業は、簡便化され、能率の向上
がはかられるなど多くの利益を有するものである。
を介してフォトレジストＭ ｔ７１を形成し、そのＰｌ
’１ｌＰＸ膜（６）と多結晶シリコン或いは窒化シリコ
ンとのエツチング速度の差を利用してＰＭ［ＰＫ ＩＩ
（６）におけるサイドエツチングが発生ずるようにした
ことによって、テーパーエツチングを行うようにするも
のであり、この場合Ｐ旧１１にのＦＡ Ｉ！＃、プラズ
マエッチ、ングに際し°この０２の流量の制御によゲζ
確実にそのサイドエツチング率を設定できるのでそのテ
ーパー角度を確実に制御できる。従っ゛ζ均一で再現性
の良いテーパー面を有する透孔を形成することができる
。また本発明においζは、このテーパーエツチングに際
してイオン注入等の特殊の装置：及び作業を必要としな
いのでこの透孔の穿設作業は、簡便化され、能率の向上
がはかられるなど多くの利益を有するものである。
第１図及び第２図は本発明の説明に供する半導体装置の
要部の拡大１ｆｌｉ面図、第３図〜第６図は本発明によ
る半導体装置の製法の一例の工程図である。 （１１は半導体基体、（３）及び（５）は第１及び第２
の配線層、（４）は窒化シリコンよりなる絶縁層、（４
ａ）はその選択的エツチングによる窓である。 第１図 手続補正書 （特許庁審判長 殿） ′ １、事件の表示 昭和５８年特許願第 ２００１８２号 ２、 発明ノ名称 半導体装置の製法 ３、補正をする者 事８件との関係 特許出願人 住所 東京部品用区北品用６丁目７番３５号名称（２１
８） ソニー株式会社 代表取締役 大 賀 典 雄 ６、補正により増加する発明の数 ７、補 正の対象 明細書の発明の詳細な説明の欄８、
補正の内容 （１） 明細書中、第３頁、１〜２行［ところがこのよ
うな・・・・ＲＩＢ法」を「ところがＲＩＢ法」と訂正
する。 （２）同、同頁、２〜３行「等方性」を「異方性」と訂
正する。 以上
要部の拡大１ｆｌｉ面図、第３図〜第６図は本発明によ
る半導体装置の製法の一例の工程図である。 （１１は半導体基体、（３）及び（５）は第１及び第２
の配線層、（４）は窒化シリコンよりなる絶縁層、（４
ａ）はその選択的エツチングによる窓である。 第１図 手続補正書 （特許庁審判長 殿） ′ １、事件の表示 昭和５８年特許願第 ２００１８２号 ２、 発明ノ名称 半導体装置の製法 ３、補正をする者 事８件との関係 特許出願人 住所 東京部品用区北品用６丁目７番３５号名称（２１
８） ソニー株式会社 代表取締役 大 賀 典 雄 ６、補正により増加する発明の数 ７、補 正の対象 明細書の発明の詳細な説明の欄８、
補正の内容 （１） 明細書中、第３頁、１〜２行［ところがこのよ
うな・・・・ＲＩＢ法」を「ところがＲＩＢ法」と訂正
する。 （２）同、同頁、２〜３行「等方性」を「異方性」と訂
正する。 以上
Claims (1)
- シリコンまたは窒化シリコン！−上に、ポリメチルイソ
プロペニルケトン験を形成し、ＣＦ４と０２とを含むガ
スを用いたプラズマエツチングによっ°ζ上記シリコン
または窒化シリコン層上に所定のパターンにテーパーエ
ツチングを行うことを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20018283A JPS6092633A (ja) | 1983-10-26 | 1983-10-26 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20018283A JPS6092633A (ja) | 1983-10-26 | 1983-10-26 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6092633A true JPS6092633A (ja) | 1985-05-24 |
Family
ID=16420156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20018283A Pending JPS6092633A (ja) | 1983-10-26 | 1983-10-26 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6092633A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63278258A (ja) * | 1987-05-09 | 1988-11-15 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6423554A (en) * | 1987-07-20 | 1989-01-26 | Nippon Telegraph & Telephone | Semiconductor device and manufacture thereof |
-
1983
- 1983-10-26 JP JP20018283A patent/JPS6092633A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63278258A (ja) * | 1987-05-09 | 1988-11-15 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6423554A (en) * | 1987-07-20 | 1989-01-26 | Nippon Telegraph & Telephone | Semiconductor device and manufacture thereof |
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