JPS5893231A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5893231A JPS5893231A JP56190602A JP19060281A JPS5893231A JP S5893231 A JPS5893231 A JP S5893231A JP 56190602 A JP56190602 A JP 56190602A JP 19060281 A JP19060281 A JP 19060281A JP S5893231 A JPS5893231 A JP S5893231A
- Authority
- JP
- Japan
- Prior art keywords
- thickness
- film
- substrate
- conductive film
- masking
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）１発明の属する技術分野
本発明は稠密な電極配線を形成するに適して有利な半導
体装置の製造方法に関する。
体装置の製造方法に関する。
（２）、従来技術とその問題点
従来、基板上の電極や配線等の導電膜模様に対して電極
用孔を形成する場合、第１図（イ）、（ロ）に示す如く
、配線層模様１を電極用孔２の大きさよりマスク合せ精
度以上大きく、絶縁膜３上に延在させていた。この延在
領域４は０．５〜１μｍとなり、素子高集積化に不都合
であった。逆に電極用孔２と配線層模様１を同じ大きさ
にすると、マスク合せかずれた場合、第１図（ハ）に示
す如く基板表面６が露出することになる。導電膜が珪素
添加アルミニウムであるとき次の工程として珪素残渣除
去工程を通す為、接合５を破壊する事故が発生し、歩留
り、信頼性の点で極めて不都合であった。
用孔を形成する場合、第１図（イ）、（ロ）に示す如く
、配線層模様１を電極用孔２の大きさよりマスク合せ精
度以上大きく、絶縁膜３上に延在させていた。この延在
領域４は０．５〜１μｍとなり、素子高集積化に不都合
であった。逆に電極用孔２と配線層模様１を同じ大きさ
にすると、マスク合せかずれた場合、第１図（ハ）に示
す如く基板表面６が露出することになる。導電膜が珪素
添加アルミニウムであるとき次の工程として珪素残渣除
去工程を通す為、接合５を破壊する事故が発生し、歩留
り、信頼性の点で極めて不都合であった。
また電極用孔の一部しか配線層が覆わない場合、接触抵
抗が増大し、素子特性に悪影響を及はすこととなり、不
都合であっ産。即ち、接触抵抗率を例えば２Ｘ１０’Ω
ｃｒｄとし、電極用孔を１μｍＤ、配線層と接触しない
孔部を１μｍ Ｘ ０．５μｍとすると、接触抵抗は２
００Ωも増大することになる。
抗が増大し、素子特性に悪影響を及はすこととなり、不
都合であっ産。即ち、接触抵抗率を例えば２Ｘ１０’Ω
ｃｒｄとし、電極用孔を１μｍＤ、配線層と接触しない
孔部を１μｍ Ｘ ０．５μｍとすると、接触抵抗は２
００Ωも増大することになる。
（３）１発明の目的
本発明は上記事情に鑑みてなされたもので、高集積化で
き且つ高信頼性の半導体装置の製造方法を提供するもの
である。
き且つ高信頼性の半導体装置の製造方法を提供するもの
である。
（４）１発明の概要
即ち、本発明は導電膜厚をマスク合せ精度よりも大きく
し、次に基板主面に略垂直に活性ガス又はイオンを照射
して導電膜を加工することを特徴とするものである。
し、次に基板主面に略垂直に活性ガス又はイオンを照射
して導電膜を加工することを特徴とするものである。
（５）１発明の実施例
次に本発明の実施例を第２図（イ）、（ロ）を参照して
説明する。第２図（イ）に示すように珪素基板１０に酸
化珪素膜１１をマスクとして接合１２を形成する。次に
基板全体を１５０〜３００°０程度に加熱して１．５μ
ｍ程度の珪素添加アルミニウム膜１３をスパッタリング
法で被着する。このとき孔１４の側壁１５には被着膜厚
の略１／２弱程度の珪素添加アルミニウム膜が被着する
ことになる。次にレジス） １６を塗布し、写真蝕刻法
によりマスク合せ精度０３〜０．５μｍでマスク合せし
、配線層模様に露光、現像する。続いてＣＣ２，を導入
し、反応性イオン蝕刻法により珪素添加アルミニウム腓
１３を蝕刻し、レジストを除去して配線層１７ヲ完成し
素子を形成する（第２図（ロ））。
説明する。第２図（イ）に示すように珪素基板１０に酸
化珪素膜１１をマスクとして接合１２を形成する。次に
基板全体を１５０〜３００°０程度に加熱して１．５μ
ｍ程度の珪素添加アルミニウム膜１３をスパッタリング
法で被着する。このとき孔１４の側壁１５には被着膜厚
の略１／２弱程度の珪素添加アルミニウム膜が被着する
ことになる。次にレジス） １６を塗布し、写真蝕刻法
によりマスク合せ精度０３〜０．５μｍでマスク合せし
、配線層模様に露光、現像する。続いてＣＣ２，を導入
し、反応性イオン蝕刻法により珪素添加アルミニウム腓
１３を蝕刻し、レジストを除去して配線層１７ヲ完成し
素子を形成する（第２図（ロ））。
マスク合せ精度が孔側壁膜厚よりも小さい為、第１図（
ハ）に示す如く電極用孔部の基板表面が露出することは
ない。この製法は従来に比しマスク合せ精度、蒸着技術
、方向性蝕刻法の向上により可能となったものである。
ハ）に示す如く電極用孔部の基板表面が露出することは
ない。この製法は従来に比しマスク合せ精度、蒸着技術
、方向性蝕刻法の向上により可能となったものである。
（６）１発明の効果
以上の如く本発明によれば、電極用孔上に配線層な設け
るに際し、電極用孔周囲に余分に配線層を配置する必要
がなく、第１図（イ）及び第３図（イ）に示す如く大幅
な高集積化が図れる。また、第３図（ロ）に示す如く、
マスク合せがずれても導電膜厚即ち孔側壁の膜厚がマス
ク合せ精度よシも大きい為、基板表面が露出する事はな
く、信頼性の点でも好都合である。更に、ｐｎ接合が〜
１μｍか、それ以下のときは珪素入りアルミニウム合金
を用いる為、配線層加工後残渣の珪素を除去する為の蝕
刻が必要であるが、基板表面は露出しない為、接合等素
子域は破壊されず ４た、露出しない事によシ高信頼性
素子を得る事ができる。更に、接触抵抗はマスク合せに
左右されず、設計値通りの値を得ることができる。
るに際し、電極用孔周囲に余分に配線層を配置する必要
がなく、第１図（イ）及び第３図（イ）に示す如く大幅
な高集積化が図れる。また、第３図（ロ）に示す如く、
マスク合せがずれても導電膜厚即ち孔側壁の膜厚がマス
ク合せ精度よシも大きい為、基板表面が露出する事はな
く、信頼性の点でも好都合である。更に、ｐｎ接合が〜
１μｍか、それ以下のときは珪素入りアルミニウム合金
を用いる為、配線層加工後残渣の珪素を除去する為の蝕
刻が必要であるが、基板表面は露出しない為、接合等素
子域は破壊されず ４た、露出しない事によシ高信頼性
素子を得る事ができる。更に、接触抵抗はマスク合せに
左右されず、設計値通りの値を得ることができる。
（力１発明の変形例
尚、本実施例では基板として珪素を用いたが、化合物半
導体でも良く、導電膜として珪素入りアルミニウム膜の
他に、銅添加アルミニウム、多結晶珪素、珪化モリブデ
ン等を用いてもよい。また配線層加工法として反応性イ
オン蝕刻法の他、イオン蝕刻法でもよい。更に電極用孔
として基板上の素子に対する孔の他多層配線層間の電極
用孔に対しても適用できる。
導体でも良く、導電膜として珪素入りアルミニウム膜の
他に、銅添加アルミニウム、多結晶珪素、珪化モリブデ
ン等を用いてもよい。また配線層加工法として反応性イ
オン蝕刻法の他、イオン蝕刻法でもよい。更に電極用孔
として基板上の素子に対する孔の他多層配線層間の電極
用孔に対しても適用できる。
第１図（イ）は従来の半導体装置の配線領域の平面図、
第１図（ロ）、（ハ）は従来の半導体装置の配線領域の
断面図、第２図（イ）、（ロ）は本発明の一実施例の要
部工程断面図、第３図（イ）、（ロ）はそれぞれ本発明
の一実施例の半導体装置の配線領域の平面図及び断面図
である。 １０・・・珪素基板、 １１・・・酸化珪素膜、１
２・・ｐｎ接合。 １３・・・珪素添加アルミニウム膜、 １４・・・レ
ジスト。 代理人弁理士 則近慧佑 ほか１名 イ引
喝Ｐ第１図 第２図
第１図（ロ）、（ハ）は従来の半導体装置の配線領域の
断面図、第２図（イ）、（ロ）は本発明の一実施例の要
部工程断面図、第３図（イ）、（ロ）はそれぞれ本発明
の一実施例の半導体装置の配線領域の平面図及び断面図
である。 １０・・・珪素基板、 １１・・・酸化珪素膜、１
２・・ｐｎ接合。 １３・・・珪素添加アルミニウム膜、 １４・・・レ
ジスト。 代理人弁理士 則近慧佑 ほか１名 イ引
喝Ｐ第１図 第２図
Claims (1)
- 半導体集子を形成した半導体基板上に絶縁膜を配置する
工程と、該絶縁膜の所定領域を開孔し電極用孔を形成す
る工程と、該電極用孔を含む絶縁膜上にマスク合せ精度
よりも少なくとも２倍以上の膜厚をもつ導電膜を配置す
る工程と、該導電膜上にレジストを塗布し、該レジスト
を所定の配線層模様に加工する工程と、続いて基板主面
に略垂直に活性ガスまたはイオンを照射し、前記絶縁膜
が露出する迄前記導電膜を蝕刻する工程と、この後レジ
ストを除去する工程とから成る事を特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190602A JPS5893231A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190602A JPS5893231A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5893231A true JPS5893231A (ja) | 1983-06-02 |
Family
ID=16260792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56190602A Pending JPS5893231A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893231A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132038A (en) * | 1979-04-02 | 1980-10-14 | Matsushita Electronics Corp | Forming method for metallic electrode on semiconductor substrate |
| JPS56122143A (en) * | 1980-02-29 | 1981-09-25 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
-
1981
- 1981-11-30 JP JP56190602A patent/JPS5893231A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132038A (en) * | 1979-04-02 | 1980-10-14 | Matsushita Electronics Corp | Forming method for metallic electrode on semiconductor substrate |
| JPS56122143A (en) * | 1980-02-29 | 1981-09-25 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
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