JPS6093505A - プログラマブル・コントロ−ラ用アナログ入力装置 - Google Patents
プログラマブル・コントロ−ラ用アナログ入力装置Info
- Publication number
- JPS6093505A JPS6093505A JP20207683A JP20207683A JPS6093505A JP S6093505 A JPS6093505 A JP S6093505A JP 20207683 A JP20207683 A JP 20207683A JP 20207683 A JP20207683 A JP 20207683A JP S6093505 A JPS6093505 A JP S6093505A
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- JP
- Japan
- Prior art keywords
- analog input
- signal
- register
- input device
- programmable controller
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Automation & Control Theory (AREA)
- Feedback Control In General (AREA)
- Control By Computers (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、中央演算処理装置を用いてプログラムによ
シ入出力信号の関係を制御するプログラマブルコントロ
ーラ用アナログ入力装置に関するものである。
シ入出力信号の関係を制御するプログラマブルコントロ
ーラ用アナログ入力装置に関するものである。
従来、この種の装置としては第１図に示すものがある。
第１図において、１はアナログ入力装置、２は中央演算
処理装置（以下ＣＰＵと略す）、３はアナログ入力信号
Ａ１を受信してディジタル回路の電源線と分離するため
の絶縁アンプ、４はこの絶縁アンプ３の出力を受けてア
ナログ量をディジタル量に変換するためのアナログ・デ
ィジタル（以下Ａ／Ｄと略す）変換器、５ ＶｉＡ／Ｄ
変換器４にて発生するディジタル信号を記憶するための
第１のレジスタである。
処理装置（以下ＣＰＵと略す）、３はアナログ入力信号
Ａ１を受信してディジタル回路の電源線と分離するため
の絶縁アンプ、４はこの絶縁アンプ３の出力を受けてア
ナログ量をディジタル量に変換するためのアナログ・デ
ィジタル（以下Ａ／Ｄと略す）変換器、５ ＶｉＡ／Ｄ
変換器４にて発生するディジタル信号を記憶するための
第１のレジスタである。
次に動作について説明する。外部よシアナログ人力信号
Ａ１として入力される処理信号は絶縁アンプ３にで、外
部インターフェース用電源とＣＰＵ２に接続される内部
電源とが分離される。この絶縁された信号は、Ａ／Ｄ変
換器４にてディジタル信号に変換され第１のレジスタ５
に記憶される。
Ａ１として入力される処理信号は絶縁アンプ３にで、外
部インターフェース用電源とＣＰＵ２に接続される内部
電源とが分離される。この絶縁された信号は、Ａ／Ｄ変
換器４にてディジタル信号に変換され第１のレジスタ５
に記憶される。
ＣＰＵ２はアナログ入力信号Ａ１に比例したデイジタル
量Ｄ１を適宜アナログ入力装置１より読み込める様にな
っている。次に第２図は、この方法によるＣＰＵ２の内
部でのプログラム処理の一例を第２図傾おいて、まず処
理（１）１１にてＡ／Ｄ変換された後の信号ＤＩＫ当る
ディジタル量を読みこむ。続いて処理（２） １２では
読込んだディジタル量が所定の値よシ大きい場合は割込
みのための処理（３） １３を行った後、次のプログラ
ムへ又処理（２）１２で読込んだディジタル量が所定の
信号よシ小さい場合は処理（３） １３を行々わずに次
のプログラムへと進む様Ｋｆｉっている。
量Ｄ１を適宜アナログ入力装置１より読み込める様にな
っている。次に第２図は、この方法によるＣＰＵ２の内
部でのプログラム処理の一例を第２図傾おいて、まず処
理（１）１１にてＡ／Ｄ変換された後の信号ＤＩＫ当る
ディジタル量を読みこむ。続いて処理（２） １２では
読込んだディジタル量が所定の値よシ大きい場合は割込
みのための処理（３） １３を行った後、次のプログラ
ムへ又処理（２）１２で読込んだディジタル量が所定の
信号よシ小さい場合は処理（３） １３を行々わずに次
のプログラムへと進む様Ｋｆｉっている。
従来のアナログ入力装置は以上のように構成されている
ので、第３図に示す様なアナログ入力信号Ａ１の変化妬
伴っであるプログラム処理出力Ｐ１を出力したい様な場
合でも上記プログラム処理１〜３による手順を経過して
初めて必要な出力信号。ＰＩ’を得る構成であるため、
理想的な本来の処理出力信号Ｐｌとは若干の遅れΔｔを
有し、しかもこの時間はプログラム実行用の繰返し周期
ｔに起因するため、アナログ入力信号Ａ１の変化に対し
て速やか力応答を得ることが出来ず早い応答性、制御性
を要求される系では追従できないという欠点があった。
ので、第３図に示す様なアナログ入力信号Ａ１の変化妬
伴っであるプログラム処理出力Ｐ１を出力したい様な場
合でも上記プログラム処理１〜３による手順を経過して
初めて必要な出力信号。ＰＩ’を得る構成であるため、
理想的な本来の処理出力信号Ｐｌとは若干の遅れΔｔを
有し、しかもこの時間はプログラム実行用の繰返し周期
ｔに起因するため、アナログ入力信号Ａ１の変化に対し
て速やか力応答を得ることが出来ず早い応答性、制御性
を要求される系では追従できないという欠点があった。
この発明は上記の様な従来のものの欠点を除去するため
になされたもので、アナログ入力装置の中に第２のレジ
スタ回路と比較回路を設け、Ａ／′Ｉ）変換後の入力デ
ータＤ１が予め設定された基準値を超えた時に検出信号
を発生し、これをＣＰＵへの割込み処理入力として印加
することにより、プログラム実行繰返し時間にとられれ
ることなく、アナログ入力Ａ１の変化に対して敏速な応
答を可能とするプログラマブル・コントローラ用アナロ
グ入力装置を提供することを目的としている。
になされたもので、アナログ入力装置の中に第２のレジ
スタ回路と比較回路を設け、Ａ／′Ｉ）変換後の入力デ
ータＤ１が予め設定された基準値を超えた時に検出信号
を発生し、これをＣＰＵへの割込み処理入力として印加
することにより、プログラム実行繰返し時間にとられれ
ることなく、アナログ入力Ａ１の変化に対して敏速な応
答を可能とするプログラマブル・コントローラ用アナロ
グ入力装置を提供することを目的としている。
以下この発明の一実施例を図について説明する。
第４図において、６Ｆ１２つのディジタル入力データを
比較して、その比較結果をビットにて出力する比較回路
、７はＣＰＵ２よシ任意に設定される目標値Ｄ２を記憶
する第２のレジスタで、記憶後のディジタル信号Ｄ２は
上記比較回路６の比較の基準値として入力される様によ
っている。
比較して、その比較結果をビットにて出力する比較回路
、７はＣＰＵ２よシ任意に設定される目標値Ｄ２を記憶
する第２のレジスタで、記憶後のディジタル信号Ｄ２は
上記比較回路６の比較の基準値として入力される様によ
っている。
この様な構成による本実施例のアナログ入力装置１では
、アナログ入力信号Ａ１は絶縁アンプ３、Ａ／Ｄ変換器
４を経由して第１のレジスタ５にディジタル入力信号Ｄ
１として記憶し、それと同時に比較回路６はこの信号Ｄ
１がＣＰＵ２より予め第２のレジスタ７に設定した基準
信号Ｄ２よシ大きくなった時、検出信号ＩＴを発生し、
この信号ＩＴがＣＰＵ２への割込み要求信号として入力
されるようＫなっている。ＣＰＵ２はこの割込み要求信
号ＩＴを受けると、ただちに第２図に示した様々第３の
処理１３を割込み処理として実行する。
、アナログ入力信号Ａ１は絶縁アンプ３、Ａ／Ｄ変換器
４を経由して第１のレジスタ５にディジタル入力信号Ｄ
１として記憶し、それと同時に比較回路６はこの信号Ｄ
１がＣＰＵ２より予め第２のレジスタ７に設定した基準
信号Ｄ２よシ大きくなった時、検出信号ＩＴを発生し、
この信号ＩＴがＣＰＵ２への割込み要求信号として入力
されるようＫなっている。ＣＰＵ２はこの割込み要求信
号ＩＴを受けると、ただちに第２図に示した様々第３の
処理１３を割込み処理として実行する。
又第２のレジスタ７Ｋｒｉｃｐ［Ｊｚのプログラムにて
任意の基準値を設定して記憶する事が可能なため、第４
図に示す様な段階的変化を行なうアナログ入力信号Ａ１
に対してもＣＰＯ２にて第２のレジスタ７に設定する基
準値Ｄ２を制御する事によシ、割込み要求信号ＩＴの発
生を任意のパターレ圧制御することも可能である。
任意の基準値を設定して記憶する事が可能なため、第４
図に示す様な段階的変化を行なうアナログ入力信号Ａ１
に対してもＣＰＯ２にて第２のレジスタ７に設定する基
準値Ｄ２を制御する事によシ、割込み要求信号ＩＴの発
生を任意のパターレ圧制御することも可能である。
父上記実施例では示さなかったが、本発明によるアナロ
グ入力装置１からの割込み要求信号にはオン・オフスイ
ッチ等を設けて必要に応じ選択する様々応用も容易忙可
能である。
グ入力装置１からの割込み要求信号にはオン・オフスイ
ッチ等を設けて必要に応じ選択する様々応用も容易忙可
能である。
以上の様にこの発明によれば従来、ＣＰＵ２によるプロ
グラム処理にて他のプログラム処理の要否判断を行って
いた検出機能をアナログ入力装置側に持たす事によシ、
プログラム実行と同時に起因する動作遅れを割込み処理
として極小値に減少させることができるという大きな効
果が得られる。
グラム処理にて他のプログラム処理の要否判断を行って
いた検出機能をアナログ入力装置側に持たす事によシ、
プログラム実行と同時に起因する動作遅れを割込み処理
として極小値に減少させることができるという大きな効
果が得られる。
又処理２の基準値となる目標値Ｄ２は予め第２のレジス
タ７に設定しておくことが出来、しかも前処理として他
のプログラムの中で実行出来るため、割込み発生時のプ
ログラム処理から除外することが可能で、必要最小限の
プログラム処理時間にてアナログ入力信号の変化への対
応を可能ならしめることができる。
タ７に設定しておくことが出来、しかも前処理として他
のプログラムの中で実行出来るため、割込み発生時のプ
ログラム処理から除外することが可能で、必要最小限の
プログラム処理時間にてアナログ入力信号の変化への対
応を可能ならしめることができる。
第１図は従来のアナログ入力装置の構成図、第２図は中
央演算処理装置でのプログラム処理の一例を示す構成図
、第３図はアナログ入力信号の変化の様を示す動作説明
図、第４図はこの発明の一実施例によるプログラマブル
拳コントローラ用アナログ入力装置の構成図である。 １・・・アナログ入力装置、２−・・中央演算処理装置
（ＣＰＵ）、３・・・絶縁アンプ、４・−・Ａ／Ｄ変換
器、５・、・・・第１のレジスタ、６・・・比較回路、
７・・・第２のレジスタ、１１・・・処理１．１２・・
・処理２．１３・・・処理３ 同図中間−符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第１図 第４図 第２図 第３図 Δ１
央演算処理装置でのプログラム処理の一例を示す構成図
、第３図はアナログ入力信号の変化の様を示す動作説明
図、第４図はこの発明の一実施例によるプログラマブル
拳コントローラ用アナログ入力装置の構成図である。 １・・・アナログ入力装置、２−・・中央演算処理装置
（ＣＰＵ）、３・・・絶縁アンプ、４・−・Ａ／Ｄ変換
器、５・、・・・第１のレジスタ、６・・・比較回路、
７・・・第２のレジスタ、１１・・・処理１．１２・・
・処理２．１３・・・処理３ 同図中間−符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第１図 第４図 第２図 第３図 Δ１
Claims (1)
- 時間に対応して状態量を予じめ定めた目標値に制御する
ため該状態量のアナログ入力信号を中央演算処理装置に
て取シ込み監視するプログラマブル・コントローラ用ア
ナログ入力装置において、上記中央演算処理装置にて設
定される目標値を記憶する記憶回路と、上記アナログ入
力信号及び上記目標値を相互に比較する比較回路とを備
え、上記比較口ｗ１は上記アナログ入力信号が上記目標
値を越えたときに上記中央演算処理装置に割込み要求信
号を供給することを特徴とするプログラマブル・コント
ローラ用アナログ入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20207683A JPS6093505A (ja) | 1983-10-26 | 1983-10-26 | プログラマブル・コントロ−ラ用アナログ入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20207683A JPS6093505A (ja) | 1983-10-26 | 1983-10-26 | プログラマブル・コントロ−ラ用アナログ入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6093505A true JPS6093505A (ja) | 1985-05-25 |
Family
ID=16451550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20207683A Pending JPS6093505A (ja) | 1983-10-26 | 1983-10-26 | プログラマブル・コントロ−ラ用アナログ入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6093505A (ja) |
-
1983
- 1983-10-26 JP JP20207683A patent/JPS6093505A/ja active Pending
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