JPS6094739A - 半導体基板 - Google Patents
半導体基板Info
- Publication number
- JPS6094739A JPS6094739A JP58203114A JP20311483A JPS6094739A JP S6094739 A JPS6094739 A JP S6094739A JP 58203114 A JP58203114 A JP 58203114A JP 20311483 A JP20311483 A JP 20311483A JP S6094739 A JPS6094739 A JP S6094739A
- Authority
- JP
- Japan
- Prior art keywords
- adhesive
- semiconductor substrate
- semiconductor
- back surface
- unevenness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P54/00—Cutting or separating of wafers, substrates or parts of devices
Landscapes
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えば、半導体素子が多数配列して形成さ
れ、そのそれぞれの素子がダイシングによシペレット状
に分割される特に、リンガリウム（Ｇａｐ）、砒化ガリ
ウム（ＧａＡｓ）等でなる半導体基板に関する。
れ、そのそれぞれの素子がダイシングによシペレット状
に分割される特に、リンガリウム（Ｇａｐ）、砒化ガリ
ウム（ＧａＡｓ）等でなる半導体基板に関する。
一般に、半導体素子は、第１図に示すような半導体基板
１１から個々に分割して形成される。
１１から個々に分割して形成される。
すなわち、この半導体基板１ノの主表面上に、必要に応
じて不純物の拡散および気相、液相成長等を施し、Ｐ型
およびＮ型からなる多数の半導体素子１２ａ、１２ｂ、
・・・を配列して形成する。このように、多数配列して
形成した半導体素子１２＆、１２ｂ、・・・は、破線ａ
で示すようなそれぞれの境界から、ダイシングによりペ
レット状に分割されるもので、この場合、半導体基板１
１はその裏面が、塩化ビニールシート１３上のアクリル
系粘着剤面１４に張シ付は固定されダイシングされるも
のである。ここで、上記半導体基板１１の裏面は、鏡面
状に形成されている。
じて不純物の拡散および気相、液相成長等を施し、Ｐ型
およびＮ型からなる多数の半導体素子１２ａ、１２ｂ、
・・・を配列して形成する。このように、多数配列して
形成した半導体素子１２＆、１２ｂ、・・・は、破線ａ
で示すようなそれぞれの境界から、ダイシングによりペ
レット状に分割されるもので、この場合、半導体基板１
１はその裏面が、塩化ビニールシート１３上のアクリル
系粘着剤面１４に張シ付は固定されダイシングされるも
のである。ここで、上記半導体基板１１の裏面は、鏡面
状に形成されている。
しかしこのような半導体基板１ノを、塩化ビニールシー
ト１３上の粘着剤面１４に張り付けてダイシングしたの
では、半導体基板１１の裏面が鏡面状に形成されている
ため、粘着剤面１４に対する粘着度が比較的弱く、特に
、半導体基板１１の切り残し量が短かくなった場合等に
、半導体基板１１が粘着剤面Ｉ４から剥離することがあ
る。すなわち、上記のように半導体基板１ノのｉ着剤面
１４に対する粘着度が弱いと、ダイシングによる衝撃が
充分塩化ビニールシート１３側に伝達しない状態となり
、半導体素子１２ａ、１２ｂ、・・・それぞれの境界と
なる分割部分には、例えば、第２図に示すような、欠は
部１５およびクラック部１６等が発生するようになる。
ト１３上の粘着剤面１４に張り付けてダイシングしたの
では、半導体基板１１の裏面が鏡面状に形成されている
ため、粘着剤面１４に対する粘着度が比較的弱く、特に
、半導体基板１１の切り残し量が短かくなった場合等に
、半導体基板１１が粘着剤面Ｉ４から剥離することがあ
る。すなわち、上記のように半導体基板１ノのｉ着剤面
１４に対する粘着度が弱いと、ダイシングによる衝撃が
充分塩化ビニールシート１３側に伝達しない状態となり
、半導体素子１２ａ、１２ｂ、・・・それぞれの境界と
なる分割部分には、例えば、第２図に示すような、欠は
部１５およびクラック部１６等が発生するようになる。
この場合、第３図に示すように、ダイシング完了後のそ
れぞれの半導体素子１２＆、１２ｂ。
れぞれの半導体素子１２＆、１２ｂ。
・・・を、塩化ビニールシート１３を引き伸ばして完全
に分割させると、上記第２図のダイシング時において発
生したクラック部１６には、新たな欠は部１５ａが発生
する状態となり、これらの半導体製品の歩留は大幅に低
下してしまう。
に分割させると、上記第２図のダイシング時において発
生したクラック部１６には、新たな欠は部１５ａが発生
する状態となり、これらの半導体製品の歩留は大幅に低
下してしまう。
この為、粘着剤面１４の粘着性を高くして、半導体基板
１１と塩化ビニールシート１３とを強力に粘着させる方
法が考えられているが、製品組立て時において、半導体
素子１２ａ、１２ｂ。
１１と塩化ビニールシート１３とを強力に粘着させる方
法が考えられているが、製品組立て時において、半導体
素子１２ａ、１２ｂ。
・・・それぞれを、塩化ビニールシート１３から剥しに
くいと共に、素子１２ｈ、１２ｂ。
くいと共に、素子１２ｈ、１２ｂ。
面に粘着剤が残存する状態となシ、電気的特性に悪影響
を４壺る等、新たな問題妙゛発生し好ましくない。特に
、化合物半導体発光素、子において、その材料が脆いた
めにこの問題が極めて犬きくなっている。
を４壺る等、新たな問題妙゛発生し好ましくない。特に
、化合物半導体発光素、子において、その材料が脆いた
めにこの問題が極めて犬きくなっている。
この発明は上記のような問題点に鑑みなされたもので、
例えば半導体素子分割時の切り残し量が少ないような場
合でも、粘着剤の粘着性を高くする必要なく、半導体素
子に欠損部が発生することを防止することが可能となる
半導体基板を提供することを目的とする。
例えば半導体素子分割時の切り残し量が少ないような場
合でも、粘着剤の粘着性を高くする必要なく、半導体素
子に欠損部が発生することを防止することが可能となる
半導体基板を提供することを目的とする。
すなわち、この発明に係る半導体基板は、半導体素子が
形成される面と反対側の裏面を凹凸状に形成し、固定シ
ートに対する粘着面積を実質的に拡大するようにしたも
のである。
形成される面と反対側の裏面を凹凸状に形成し、固定シ
ートに対する粘着面積を実質的に拡大するようにしたも
のである。
以下、図面にこりこの発明の一実施例を説明する。
第４図はその構成を示すもので、このＧａＰ 。
ＧａＡ３またはＧ ＊ Ａ ＩＡ ＠などの発光素子用
の化合物半導体材料からなる半導体基板２１（ウェーハ
）には、その主表面に対して、平行なＰＮ接合を作るよ
うにＮ型層上に液相成長または気相成長あるいは不純物
拡散によるＰ型層が形成されている。そして第４図中の
破線は多数の半導体素子２２ｈ、２２ｂ、・・・に区分
する境界を示す。この半導体基板２ノの主表面と反対側
の裏面すなわちＮＷ層の下面を、例えば研摩剤または薬
品等を選択して凹凸状面２３に形成する。
の化合物半導体材料からなる半導体基板２１（ウェーハ
）には、その主表面に対して、平行なＰＮ接合を作るよ
うにＮ型層上に液相成長または気相成長あるいは不純物
拡散によるＰ型層が形成されている。そして第４図中の
破線は多数の半導体素子２２ｈ、２２ｂ、・・・に区分
する境界を示す。この半導体基板２ノの主表面と反対側
の裏面すなわちＮＷ層の下面を、例えば研摩剤または薬
品等を選択して凹凸状面２３に形成する。
すなわち、このような半導体基板２１から多数の半導体
素子２２ｈ、２２ｂ、・・・それぞれを取り出す場合に
は、上記半導体基板中の破線に沿ってダイシングして半
導体基板から各素子に分割する０この場合まず、第５図
に示すように、この半導体基板２１の裏面を粘着面とし
て、塩化ビニールシート１３上の粘着剤面１４に張９Ｉ
Ｉ固定し、半導体素子２２ａ、２２ｂ、・・・それぞれ
の境界（第４図中の破線で示す部分）に沿ってダイシン
グする。この場合、塩化ビニールシート１３に対する粘
着面を凹凸状面２３に形成したことによ多、実質的な粘
着面積は大幅に拡大するようになシ、充分な粘着強度が
得られるようになる。
素子２２ｈ、２２ｂ、・・・それぞれを取り出す場合に
は、上記半導体基板中の破線に沿ってダイシングして半
導体基板から各素子に分割する０この場合まず、第５図
に示すように、この半導体基板２１の裏面を粘着面とし
て、塩化ビニールシート１３上の粘着剤面１４に張９Ｉ
Ｉ固定し、半導体素子２２ａ、２２ｂ、・・・それぞれ
の境界（第４図中の破線で示す部分）に沿ってダイシン
グする。この場合、塩化ビニールシート１３に対する粘
着面を凹凸状面２３に形成したことによ多、実質的な粘
着面積は大幅に拡大するようになシ、充分な粘着強度が
得られるようになる。
ここで、第６図はこの半導体基板２１の凹凸状面２３の
凹凸差Ｍに対する剥離強度（粘着強度）Ｐを示すもので
、この場合、剥離強度Ｐは凹凸状面２３の凹凸差Ｍを増
すほどに増加の傾向を示すが、凹凸差Ｍ＝６（μｍ）を
頂点として再び低下している。まだ、第７図は上記剥離
強度Ｐに対する半導体素子２２ｈ、２２ｂ、・・・の欠
損部の大きさＬを示すもので、この場合、剥離強度Ｐが
約３００ （ｆ／ｍＡ）付近までにおいては、比較的大
きい欠損部Ｌ＝４〜１４（μｍ）が発生しているが、こ
の欠損部の大きさＬは、剥離強度ｐ＝４ｏｏ（ｆ／ｘｊ
）以上で安定状態となっている。すなわち、凹凸状面２
３の凹凸差Ｍは、理想的には１（μ＋７１）・〜１０（
μｍ）の範囲内であり、この範囲内に凹凸差Ｍを設定す
ることにより、塩化ビニールシート１３に対する剥離強
度Ｐは少なくとも３００ （ｒ／＋＋ｏ＃）以上に保持
されるようになり、半導体素子２２ａ、２２ｂ、・・・
に生じる欠損部の大きさＬは、大きくても４（μｍ）程
度に抑えられるようになる。
凹凸差Ｍに対する剥離強度（粘着強度）Ｐを示すもので
、この場合、剥離強度Ｐは凹凸状面２３の凹凸差Ｍを増
すほどに増加の傾向を示すが、凹凸差Ｍ＝６（μｍ）を
頂点として再び低下している。まだ、第７図は上記剥離
強度Ｐに対する半導体素子２２ｈ、２２ｂ、・・・の欠
損部の大きさＬを示すもので、この場合、剥離強度Ｐが
約３００ （ｆ／ｍＡ）付近までにおいては、比較的大
きい欠損部Ｌ＝４〜１４（μｍ）が発生しているが、こ
の欠損部の大きさＬは、剥離強度ｐ＝４ｏｏ（ｆ／ｘｊ
）以上で安定状態となっている。すなわち、凹凸状面２
３の凹凸差Ｍは、理想的には１（μ＋７１）・〜１０（
μｍ）の範囲内であり、この範囲内に凹凸差Ｍを設定す
ることにより、塩化ビニールシート１３に対する剥離強
度Ｐは少なくとも３００ （ｒ／＋＋ｏ＃）以上に保持
されるようになり、半導体素子２２ａ、２２ｂ、・・・
に生じる欠損部の大きさＬは、大きくても４（μｍ）程
度に抑えられるようになる。
これにより、例えば、この半導体基板２ノがリンガリウ
ム（Ｇ Ｂ Ｐ ）、砒化ガリウム（ＧＢＡｓ）まだは
砒化アルミニウムガリウム（ＧａＡｔＡｓ＞等でなる比
較的脆い材質のものである場合でも、粘着剤面１４の粘
着性を高くする必要なく、塩化ビニールシート１３との
粘着強度は強力に保持されるようになる。したがって、
大きな欠損部を生じることなく、半導体素子２２ａ。
ム（Ｇ Ｂ Ｐ ）、砒化ガリウム（ＧＢＡｓ）まだは
砒化アルミニウムガリウム（ＧａＡｔＡｓ＞等でなる比
較的脆い材質のものである場合でも、粘着剤面１４の粘
着性を高くする必要なく、塩化ビニールシート１３との
粘着強度は強力に保持されるようになる。したがって、
大きな欠損部を生じることなく、半導体素子２２ａ。
２２ｂ、・・・それぞれを極めて少ない切シ残し量（０
〜５０μｍ ） で分割することが可能となり１且つ、
それぞれの半導体素子２２ｍ、２２ｂ、・・・を塩化ビ
＝−ルシート１３から容易に剥せるようになる０ 〔発明の効果〕 以上のようにこの発明によれば、例えば半導体素子分割
時の切り残し量が少ないような場合でも、半導体素子が
形成される面と反対側の裏面を凹凸状に形成し、実質的
な粘着面積を拡大するようにしたので、粘着剤の粘着性
を高くすることなく、半導体素子に発生する欠損部を大
幅（二軽減できるようになる。これにより、半導体製品
の歩留低下を防止することが可能となる。
〜５０μｍ ） で分割することが可能となり１且つ、
それぞれの半導体素子２２ｍ、２２ｂ、・・・を塩化ビ
＝−ルシート１３から容易に剥せるようになる０ 〔発明の効果〕 以上のようにこの発明によれば、例えば半導体素子分割
時の切り残し量が少ないような場合でも、半導体素子が
形成される面と反対側の裏面を凹凸状に形成し、実質的
な粘着面積を拡大するようにしたので、粘着剤の粘着性
を高くすることなく、半導体素子に発生する欠損部を大
幅（二軽減できるようになる。これにより、半導体製品
の歩留低下を防止することが可能となる。
第１図乃至第３図はそれぞれ従来の半導体基板を示す断
面構成図、第４図はこの発明の一実施例に係る半導体基
板を示す断面構成図、第５図は上記−実施例に係る半導
体米飯のダイシング状態を示す断面構成図、第６図は上
記一実施例に係る半導体基板の凹凸状面の凹凸差に対す
る剥離強度を示す図、第７図は上記半導体基板のダイシ
ング時における剥離強度に対する欠損部の大きさを示す
図である。 １３・・・塩化ビニールシート、１４・・・粘着剤面、
１５・・・欠は部、１６・・・クラック部、２１・・・
半導体基板、２２ ａ 、 ２２ ｂ 、 ・・・半導
体素子、２３・・・凹凸状面。 出願人代理人 弁理士 鈴 江 武 彦第１図 １゛３ 第２図 第３図 第４図
面構成図、第４図はこの発明の一実施例に係る半導体基
板を示す断面構成図、第５図は上記−実施例に係る半導
体米飯のダイシング状態を示す断面構成図、第６図は上
記一実施例に係る半導体基板の凹凸状面の凹凸差に対す
る剥離強度を示す図、第７図は上記半導体基板のダイシ
ング時における剥離強度に対する欠損部の大きさを示す
図である。 １３・・・塩化ビニールシート、１４・・・粘着剤面、
１５・・・欠は部、１６・・・クラック部、２１・・・
半導体基板、２２ ａ 、 ２２ ｂ 、 ・・・半導
体素子、２３・・・凹凸状面。 出願人代理人 弁理士 鈴 江 武 彦第１図 １゛３ 第２図 第３図 第４図
Claims (2)
- （１）多数の半導体素子がそれぞれ配列して形成される
主表面と反対側の裏面を凹凸状面に形成したことを特徴
とする半導体基板。 - （２）上記凹凸状面を凹凸差１μｍ〜１０μｍの範囲内
で形成したことを特徴とする特許請求の範囲第１項記載
の半導体基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203114A JPS6094739A (ja) | 1983-10-29 | 1983-10-29 | 半導体基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203114A JPS6094739A (ja) | 1983-10-29 | 1983-10-29 | 半導体基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6094739A true JPS6094739A (ja) | 1985-05-27 |
Family
ID=16468628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58203114A Pending JPS6094739A (ja) | 1983-10-29 | 1983-10-29 | 半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6094739A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4914815A (en) * | 1988-02-23 | 1990-04-10 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing hybrid integrated circuits |
-
1983
- 1983-10-29 JP JP58203114A patent/JPS6094739A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4914815A (en) * | 1988-02-23 | 1990-04-10 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing hybrid integrated circuits |
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