JPH04160655A - 例外検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例外検出方式、特に、書込みデータがセグメ
ントあるいはページに跨る場合の例外検出方式に関する
。

〔従来の技術〕

セグメントあるいはページごとに属性を設け、プログラ
ムミスあるいはハードウェア障害などから主記憶の情報
を保護するとともに、実アドレス空間よりもはるかに大
きな論理アドレス空間をセグメントあるいはページ単位
に管理することによウ、プログラム作成を容易にするこ
とができるセグメンテーションあるいはページング方式
による主記憶アクセスがある。

従来、この種のセグメンテーションあるいはページング
方式による主記憶書込み時、書込みデータの全であるい
は一部に例外が発生するならば、一般的にデータの書込
みは抑止されなければならない。

この為、書込みデータがセグメントあるいはページに跨
がるかどうかマイクロプログラムでチェックし、セグメ
ントあるいはページに跨る場合は書込みデータの後半が
格納されるセグメントあるいはページに例外が発生する
かどうかチェックした後、例外が発生しなければ書込み
を行なう。

この時、書込みデータの前半が格納されるセグメントあ
るいはページに例外が発生するかどうかは、書込みを行
なう時、アドレス変換回路により検出され、主記憶への
書込みは抑止される。

又、別な方法としては、主記憶への書込み時。

書込みデータのレングスと書込みアドレスとからセグメ
ントあるいはページに書込みデータが跨がるかどうかを
ハードウェアで検出しセグメントあるいはページに跨が
る場合には主記憶への書込みを抑止しマイクロプログラ
ムに割込む。

そして、後半のセグメントあるいはページに例外が発生
するかどうかをマイクロプログラムでチェックし、例外
がなければ元のシーケンスに戻って書込みを行なってい
る。

〔発明が解決しようとする課題〕

上述した従来の例外検出方式は、書込みデータがセグメ
ントあるいはページに跨がるがどうかをマイクロプログ
ラムあるいはハードウェアで検出する。そして、セグメ
ントあるいはページに跨がる場合、書込みデータの後半
が格納されるセグメントあるいはページに例外が発生す
るがどうがをマイクロプログラムでチェックしていたた
めに、書込みデータがセグメントあるいはページに跨が
る時主記憶書込みの性能低下となってしまうという欠点
がある。

〔課題を解決するための手段〕

本発明の例外検出方式は、マイクロプログラムによる主
記憶アクセス時のコマンドを格納するコマンドレジスタ
及び論理アドレスを格納する論理アドレスレジスタと、
主記憶への書込みデータのレングスを格納するレングス
レジスタと、論理アドレスレジスタとレングスレジスタ
の値を加算し、セグメントあるいはページの更新が起き
たかどうかを検出する手段を有するアドレス加算回路と
、論理アドレスとレングスの加算結果を格納する加算ア
ドレスレジスタと論理アドレスから実アドレスに変換す
るとともにセグメントあるいはページの属性をチェック
し、例外の検出を行なうアドレス変換回路と、論理アド
レスレジスタと加算アドレスレジスタを選択しアドレス
変換回路の索引アドレスとするアドレス選択回路と、ア
ドレス選択回路の選択信号及びマイクロプログラムある
いは主記憶アクセスの実行抑止信号等を出力する制御回
路とを含んで構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

＝５− 第１図は本発明の一実施例のブロック図である。

１は中央処理装置（以下ＣＰＵと呼ぶ。図示はしない）
から送出される主記憶アクセスコマンドを格納するコマ
ンドレジスタ、？は主記憶アクセス時の論理アドレスを
格納する論理アドレスレジスタ、３は書込みデータのレ
ングスがセットされるレングスレジスタ、４は論理アド
レスとレングスを加算し結果を出力するとともに、加算
結果がページ境界を越えるかどうかをチェックするアド
レス加算回路、４ａはページ更新信号、５は論理アドレ
スとレングスの加算結果を格納する加算アドレスレジス
タ、６は主記憶アクセス時の論理アドレスを実アドレス
へ変換し主記憶へ送出するとともに例外検出を行なうア
ドレス変換回路、６ａは実アドレス信号、６ｂは例外検
出信号であり、７は論理アドレスレジスタ２と加算アド
レスレジスタ５を選択しアドレス変換回路６の索引アド
レスとするアドレス選択回路、８はコマンドレジスタ１
とページ更新信号４ａ及び例外検出信号６ｂから、アド
レス選択信号８ａ、マイクロプログラムあるいは主記憶
アクセスの実行抑止信号８ｂ。

ＣＰＵへの例外信号８ｃ、及び主記憶へのアクセスコマ
ンド信号８ｄ等を出力する制御回路である。

次に本実施例の動作について第２図〜第４図を用いて説
明する。第２図〜第４図の参照数字は第１図のそれと対
応している。尚、本実施例の主記憶書込みは４バイト境
界型位で実行され、４バイトのうちどのバイトを書込む
かの指定が可能である。

今、４バイト境界に対して書込むべき４バイトのデータ
を、第２図〜第４図中の斜線の様に書込まなければなら
ないものとする。従って、主記憶書込みは２回必要とな
る。

第２図は書込みデータがページ境界に跨がらず、例外が
発生しないときのタイムチャートである。

ページ更新信号４ａは“０′”のままであり、実行抑止
信号８ｂも“０“′のままである。また、アドレス選択
信号８ａも“０″のままである。従って、主記憶への書
込みマイクロ命令μＷｌ、μ７□が８１、Ｓ２ステージ
で実行され、Ｓ２．Ｓ３ステージで主記憶へのアクセス
コマンドＲＣｗｌ、　ＲＣＷ２がアクセスコマンド信号
８ｄ上に出力される。

そして、同時にアドレス変換回路６で論理アドレスＬ　
Ａ　ｗｔ　、　Ｌ　Ａ　ｗ２が実アドレスＲＡ　ｗｔ　
、　ＲＡ　Ｗ２に変換されて実アドレス信号６ａ上に出
力される。

マイクロプログラム実行ステップ数の増加はない。

第３図は書込みデータがページ境界に跨がるが、例外は
発生しない時のタイムチャートである。

最初の書込みマイクロ命令μｗ３により、論理コマンＦ
　Ｌ　ＣＷ３　、　論理アドレスＬ　Ａ　Ｗ３　、　　
レングスＬＥ　Ｎ　３がそれぞれＳ５ステージで各レジ
スタにセットされる。そして、Ｓ６ステージでアドレス
加算回路４によりページ更新のチェックがなされ、ペー
ジ更新信号４ａに出力（“１　＋＋とじて）される。

このページ更新信号４ａを元にしてアドレス選択信号８
ａ（８７ステージで“１パ）、実行抑止信号８ｂ　（Ｓ
６．Ｓ７ステージで“１″）が作られる。マイクロプロ
グラムの実行及び主記憶へのアクセスコマンド送出は８
６．Ｓ７ステーシ間抑止される。

Ｓ７ステージではアドレス選択信号８ａによりアドレス
変換回路６の索引アドレスとして加算アドレスレジスタ
５が選択される。

加算アドレスＡ　Ａ　３は論理アドレスＬＡｗ３とレン
グスＬ　Ｅ　Ｎ　３の加算結果であり、更新されたペー
ジのアドレスである。従って、Ｓ７ステージでアドレス
変換回路６により、更新されたページ（アドレスはＡ　
Ａ　３）の例外チェックが行なわれる。

今、例外は存在しない為、例外検出信号６ｂ及びＣＰＵ
への例外信号８ＣはＩＩ　Ｏ＋＋のままである。

マイクロプログラム実行ステップ数の増加は２ステツプ
（８６，Ｓ７ステージ）である。

第４図は書込みデータがページ境界に跨がり、１回目の
書込みでは例外は発生せず２回目の書込みが例外となる
ときのタイムチャートである。

従って、主記憶へのデータの書込みは全て抑止されなけ
ればならない。Ｓｌｌ、８１２ステージは第３図の８５
．Ｓ６ステージと同様である。

８１３ステージでページ更新アドレスＡ　Ａ　５がアド
レス変換回路６の索引アドレスとして与えられ、更新さ
れたページの例外チェックが行なわれる。今、更新され
たページに例外が存在する為、例外検出信号６ｂが８１
３ステージでＩＩ　Ｉ　＋＋となる。また、ＣＰＵへの
例外信号８Ｃがセットされる。

例外が検出されたため、主記憶へのアクセスコマンドは
無効（ＮＯＰ）となる（Ｓ、１４．　Ｓ　１５ステージ
）。ＣＰＵは例外信号８Ｃにより主記憶書込み時例外が
発生したことを知ることができる。

尚、最初の書込み時（マイクロ命令μ７．）に例外が存
在する場合には、例外検出信号６ｂはＳ１２ステージで
’１”（図中点線）となり、ＣＰＵへの例外信号８Ｃは
Ｓ１３ステージで“１“　（図中点線）となる。

〔発明の効果〕

以上説明したように本発明は、論理アドレスと書込みデ
ータのレングスとの加算結果をレジスタに格納しておき
、同時にセグメントあるいはぺ−−ｌ〇− ジに書込みデータが跨がるかどうかを検出する。

そして、セグメントあるいはページに跨がる場合にはマ
イクロプログラムの実行あるいは主記憶アクセスコマン
ドの送出を抑止して、レジスタに格納しておいたセグメ
ントあるいはページ更新アドレスをアドレス変換回路の
索引アドレスとし例外チェックを行なうことにより、書
込みデータがセグメントあるいはページに跨がる場合の
例外検出を高速に行なうことができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は書込
みデータがページ境界に跨がらず、例外が発生しないと
きのタイムチャート、第３図は書込みデータがページ境
界に跨がり、例外が発生しないときのタイムチャート、
第４図は書込みデータがページ境界に跨がり、例外が発
生するときのタイムチャートである。 １・・・・・・コマンドレジスタ、２・・・・・・論理
アドレスレジスタ、３・・・・・・レングスレジスタ、
４・・・・・・アドレス加算回路、４ａ・・・・・ペー
ジ更新信号、５・・・・・加算アドレスレジスタ、６・
・・・・・アドレス変換回路、６ａ・・・・・・実アド
レス信号、６ｂ・・・・・・例外検出信号、７・・・・
・アドレス選択回路、８・・・・・・制御回路、８ａ・
・・・・・アドレス選択信号、８ｂ・・・・・・実行抑
止信号、８Ｃ・・・・・・例外信号、８ｄ・・・・・・
アクセスコマンド信号。 μｗ１〜μｗ６・・・・・・マイクロ命令、ＬＣｗ１〜
ＬＣｗｅ・・・・・・論理コマンド、Ｌ　Ａ　ｗ＋〜Ｌ
Ａｗ６・・・・・・論理アドレス、ＬＥＮＩ〜Ｌ　Ｅ　
Ｎ　５・・・・・・レングス、Ａ　Ａ　＋〜ＡＡ５・・
・・・・ページ更新アドレス、ＲＡｗ＋〜ＲＡ　１４・
・・・・・実アドレス、ＲＣｗユ〜ＲＣＷ４・・・・・
・アクセスコマンド。 代理人　弁理士　　内　原　　　１

Claims (1)

【特許請求の範囲】
1. セグメンテーションあるいはページング方式を採用した
   マイクロプログラム制御による情報処理装置の例外検出
   方式において、マイクロプログラムによる主記憶アクセ
   ス時のコマンドを格納するコマンドレジスタ及び論理ア
   ドレスを格納する論理アドレスレジスタと、主記憶への
   書込みデータのレングスを格納するレングスレジスタと
   、前記論理アドレスレジスタと前記レングスレジスタの
   値を加算し、セグメントあるいはページの更新が起きた
   かどうかを検出する手段を有するアドレス加算回路と、
   前記論理アドレスレジスタと前記レングスレジスタの加
   算結果を格納する加算アドレスレジスタと、論理アドレ
   スから実アドレスに変換するとともにセグメントあるい
   はページの属性をチェックし例外の検出を行なうアドレ
   ス変換回路と、前記論理アドレスレジスタと前記加算ア
   ドレスレジスタを選択し前記アドレス変換回路の索引ア
   ドレスとするアドレス選択回路と、前記アドレス選択回
   路の選択信号及びマイクロプログラムあるいは主記憶ア
   クセスの実行抑止信号等を出力する制御回路とを含むこ
   とを特徴とする例外検出方式。