JPS6097452A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS6097452A JPS6097452A JP58204875A JP20487583A JPS6097452A JP S6097452 A JPS6097452 A JP S6097452A JP 58204875 A JP58204875 A JP 58204875A JP 20487583 A JP20487583 A JP 20487583A JP S6097452 A JPS6097452 A JP S6097452A
- Authority
- JP
- Japan
- Prior art keywords
- address
- ram
- error
- check
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2284—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing by power-on test, e.g. power-on self test [POST]
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＲＡＭを使用した装置におけるＲＡＭの一部に
不良等発生時に前記ＲＡＭ不良の一部を未使用のＲＡＭ
の一部へ切替りるメモリ制御方式に関するものである。
不良等発生時に前記ＲＡＭ不良の一部を未使用のＲＡＭ
の一部へ切替りるメモリ制御方式に関するものである。
（背景技術）
装置の汎用化が進むにつれて、プログラム容量が犬きく
なシこれに追随して記憶素子も多数使用する様になって
きている。記憶素子にはリードオンリーメモリ（以下Ｒ
ＯＭと略す）、ＲＡＭ等あるがＲＯＭでは実装上あるい
はメインテナンス上大容量化には向いていないので、Ｒ
ＡＭを使用し、このＲＡＭにフロッピーディスク装置（
ＦＤＤ ）あるいはカセット磁気テープ（ＣＭＴ ）等
からプログラムを転送して、前記プログラムを転送され
たＲＡＭにより装置の運用を行なっている。前記プログ
ラムの転送前にＲＡＭの書込み読出しチェックを行ない
正常であればプログラムの転送を行なう。もし異常が検
出された場合はエラーとしてランプ表示あるいはブザー
鳴動専行ないオペレータにエラーを促し、装置としては
その時点で障害とし機能しない様になっておシ業務上支
障をきたすことがある。
なシこれに追随して記憶素子も多数使用する様になって
きている。記憶素子にはリードオンリーメモリ（以下Ｒ
ＯＭと略す）、ＲＡＭ等あるがＲＯＭでは実装上あるい
はメインテナンス上大容量化には向いていないので、Ｒ
ＡＭを使用し、このＲＡＭにフロッピーディスク装置（
ＦＤＤ ）あるいはカセット磁気テープ（ＣＭＴ ）等
からプログラムを転送して、前記プログラムを転送され
たＲＡＭにより装置の運用を行なっている。前記プログ
ラムの転送前にＲＡＭの書込み読出しチェックを行ない
正常であればプログラムの転送を行なう。もし異常が検
出された場合はエラーとしてランプ表示あるいはブザー
鳴動専行ないオペレータにエラーを促し、装置としては
その時点で障害とし機能しない様になっておシ業務上支
障をきたすことがある。
（発明の課題）
本発明は、ＲＡＭチェック時ＲＡＭの素子不良等によシ
損Ｗの一部がエラーとなった時、エラーが検出されたＲ
ＡＭアドレス部を未使用のＲＡＭアドレス部に切替え、
ある一部分のＲＡＭの素子不良が発生しても装置として
正常に機能することを目的としたメモリ制御方式に関す
る。
損Ｗの一部がエラーとなった時、エラーが検出されたＲ
ＡＭアドレス部を未使用のＲＡＭアドレス部に切替え、
ある一部分のＲＡＭの素子不良が発生しても装置として
正常に機能することを目的としたメモリ制御方式に関す
る。
（発明の構成および作用）
第２図は本発明の一実施例で１〜４はプログラムを格納
するＲＡＭ部、６はＦＤＤ （又はＣＭＴ ）部、７は
電源投入時前記ＲＡＭ部１〜４が正常か否かのチェック
やＦＤＤ ６からプログラムをＲＡＭ部に１〜４への転
送あるいは、ＲＡＭ部１〜４に転送されたプログラムに
よシ各部への動作指令等用る主制御部、８は前記主制御
部７からのアドレスにより前記ＲＡＭ部１〜４のどのＲ
ＡＭ部を選択するか決定するだめのデコーダ、１２ａ〜
１２ｎはエラーアドレスを蓄積するバッファメモリ、１
３８〜１３ｎは、前記１２ａ〜１２ｎに蓄積されるエラ
ーアドレスと主制御部７からのアドレスの内容とを比較
し同じであれば出力が変化する一致回路、１４は前記一
致回路の１３ａ〜１３ｎの出力状態に応じて未使用のア
ドレスを生成するアドレス生成回路、５は主制御部７か
らアドレスか、あるいは前記アドレス生成回路１４から
のアドレスかを切替えるアドレス切替回路である。
するＲＡＭ部、６はＦＤＤ （又はＣＭＴ ）部、７は
電源投入時前記ＲＡＭ部１〜４が正常か否かのチェック
やＦＤＤ ６からプログラムをＲＡＭ部に１〜４への転
送あるいは、ＲＡＭ部１〜４に転送されたプログラムに
よシ各部への動作指令等用る主制御部、８は前記主制御
部７からのアドレスにより前記ＲＡＭ部１〜４のどのＲ
ＡＭ部を選択するか決定するだめのデコーダ、１２ａ〜
１２ｎはエラーアドレスを蓄積するバッファメモリ、１
３８〜１３ｎは、前記１２ａ〜１２ｎに蓄積されるエラ
ーアドレスと主制御部７からのアドレスの内容とを比較
し同じであれば出力が変化する一致回路、１４は前記一
致回路の１３ａ〜１３ｎの出力状態に応じて未使用のア
ドレスを生成するアドレス生成回路、５は主制御部７か
らアドレスか、あるいは前記アドレス生成回路１４から
のアドレスかを切替えるアドレス切替回路である。
次に上記構成によるＲＡＭ部制御方式を第３図に示すフ
ローチャートを参照しながら説明する。
ローチャートを参照しながら説明する。
第３図は電源投入してから運用開始が可能になるまでの
動作フローチャートであるが、まず電源が投入されると
回路の初期リセットが行なわれ、主制御部７が動作を開
始しＲＡＭ部１〜４に対して任意のデータを書込み、こ
れを読出して書込んだ内容と読出しだ内容が一致してい
るか否かのチェックを行ない、このチェックの結果異常
がなければＦＤＤ部６から装置を運用するためのプログ
ラムをＲＡＭ部１〜４に対して転送し、転送が゛終了す
ると運用開始可能となる。もし、前記チェックの結果、
例えば１００ＯＨ番地がエラーとなったらバッファメモ
リ１２ａに１００ＯＨをセットし再度最初からＲＡＭチ
ェックを開始し、１００ＯＨ番地が主制御部７から送出
されると一致回路１３ａでバッファ１２ａの内容と一致
がとれＲＡＭ部１〜４を選択するデコーダ８をディスイ
ネーブルすると同時に未使用部のあるＲＡＭ部（本回路
の実施例ではＲＡＭ部４）をイネーブルとし未使用部の
ＲＡＭ部のアドレスを生成するアドレス生成回路１４か
らのアドレスをアドレス切替回路５で有効とし、ＲＡＭ
部の未使用の部分に対するアドレスが１００ＯＨ番地に
対応して選択されることになる。次に１５０ＯＨ番地が
エラーとなったらバッファメモリ１２ｂに１５００Ｈを
セットし、再び最初からＲＡＭチェックを開始し１００
ＯＨ番地及び１５０ＯＨ番地が主制御部７から送出され
ると前記同様それぞれ未使用部のあるＲＡＭ部が選択さ
れアドレス生成回路１４からのアドレスの部分が１００
ＯＨ番地及び１５００ Ｈ番地に対応して選択されるこ
とになり、順次エラーが検出される毎にそのエラーアド
レスをバッファメモリ１２ｃ、１２ｄ・・とセットしＲ
ＡＭチェックが正常になるまであるいはパンツアメモリ
１２ａ〜１２ｎがフルになるまで繰返す。なおアドレス
生成回路１４は、一致回路１３ａ〜１３ｎの出力の状態
に応じて、例えばＲＡＭ部の未使用部のアドレスが２０
０ＯＨ番地以降にあるとすれば一致回路１３ａが出力さ
れると２００ＯＨ番地を、又一致回路１３ｂが出力され
ると２００１Ｈ番地が生成されるようＫあらかじめプロ
グラムができるＦＲＯＭ （プログラマブルリードオン
リーメモリ）でもよいし、論理回路にて構成してもよい
ことはいうまでもない。
動作フローチャートであるが、まず電源が投入されると
回路の初期リセットが行なわれ、主制御部７が動作を開
始しＲＡＭ部１〜４に対して任意のデータを書込み、こ
れを読出して書込んだ内容と読出しだ内容が一致してい
るか否かのチェックを行ない、このチェックの結果異常
がなければＦＤＤ部６から装置を運用するためのプログ
ラムをＲＡＭ部１〜４に対して転送し、転送が゛終了す
ると運用開始可能となる。もし、前記チェックの結果、
例えば１００ＯＨ番地がエラーとなったらバッファメモ
リ１２ａに１００ＯＨをセットし再度最初からＲＡＭチ
ェックを開始し、１００ＯＨ番地が主制御部７から送出
されると一致回路１３ａでバッファ１２ａの内容と一致
がとれＲＡＭ部１〜４を選択するデコーダ８をディスイ
ネーブルすると同時に未使用部のあるＲＡＭ部（本回路
の実施例ではＲＡＭ部４）をイネーブルとし未使用部の
ＲＡＭ部のアドレスを生成するアドレス生成回路１４か
らのアドレスをアドレス切替回路５で有効とし、ＲＡＭ
部の未使用の部分に対するアドレスが１００ＯＨ番地に
対応して選択されることになる。次に１５０ＯＨ番地が
エラーとなったらバッファメモリ１２ｂに１５００Ｈを
セットし、再び最初からＲＡＭチェックを開始し１００
ＯＨ番地及び１５０ＯＨ番地が主制御部７から送出され
ると前記同様それぞれ未使用部のあるＲＡＭ部が選択さ
れアドレス生成回路１４からのアドレスの部分が１００
ＯＨ番地及び１５００ Ｈ番地に対応して選択されるこ
とになり、順次エラーが検出される毎にそのエラーアド
レスをバッファメモリ１２ｃ、１２ｄ・・とセットしＲ
ＡＭチェックが正常になるまであるいはパンツアメモリ
１２ａ〜１２ｎがフルになるまで繰返す。なおアドレス
生成回路１４は、一致回路１３ａ〜１３ｎの出力の状態
に応じて、例えばＲＡＭ部の未使用部のアドレスが２０
０ＯＨ番地以降にあるとすれば一致回路１３ａが出力さ
れると２００ＯＨ番地を、又一致回路１３ｂが出力され
ると２００１Ｈ番地が生成されるようＫあらかじめプロ
グラムができるＦＲＯＭ （プログラマブルリードオン
リーメモリ）でもよいし、論理回路にて構成してもよい
ことはいうまでもない。
以上説明したようにＲＡＭのある一部分において不良等
が発生しても未使用のＲＡＭの一部へ切替える方式であ
るので予備のＲＡＭを用意することもなくまた、オペレ
ータ等信に何ら影響を及ぼすことなく簡単に実現できる
利点がある。
が発生しても未使用のＲＡＭの一部へ切替える方式であ
るので予備のＲＡＭを用意することもなくまた、オペレ
ータ等信に何ら影響を及ぼすことなく簡単に実現できる
利点がある。
（発明の効果）
本発明は通常運用で使用するＲＡＭのある一部分に不良
等ある時、これを未使用のＲＡＭの一部に切替えて運用
できるためＲＡＭを使用している装置であればどの用な
分野にも利用できる。特にＲＡＭの一部に不良があシ該
装置がダウンすることによシ、システムとしての機能を
失うものに有効である。
等ある時、これを未使用のＲＡＭの一部に切替えて運用
できるためＲＡＭを使用している装置であればどの用な
分野にも利用できる。特にＲＡＭの一部に不良があシ該
装置がダウンすることによシ、システムとしての機能を
失うものに有効である。
第１図は従来の一実施例の動作フローチャート図、第２
図は本発明の一実施例の回路図、第３図は第１図の回路
の動作フローチャート図である。 １〜４・・・ＲＡＭ部、５・・・アドレス切替回路、６
・・・ＦＤＤ部、７・・・主制御部、８・・・デコーダ
、１．２ ａ〜１２ｎ・・・バッファメモリ、１３ａ〜
１３ｎ・・・一致回路、Ｊ４・・アドレス生成回路、１
５・・ＮＯＲケゝ−ト、１６・ＡＮＤケ８−ト。 特￥［出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 −
図は本発明の一実施例の回路図、第３図は第１図の回路
の動作フローチャート図である。 １〜４・・・ＲＡＭ部、５・・・アドレス切替回路、６
・・・ＦＤＤ部、７・・・主制御部、８・・・デコーダ
、１．２ ａ〜１２ｎ・・・バッファメモリ、１３ａ〜
１３ｎ・・・一致回路、Ｊ４・・アドレス生成回路、１
５・・ＮＯＲケゝ−ト、１６・ＡＮＤケ８−ト。 特￥［出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 −
Claims (1)
- 運用に先立ってランダムアクセスメモＩＪ （ＲＡＭ）
の書込み読出しチェックを行なうメモリ制御方式におい
て、チェックでエラーを生じたメモリアドレスを指定す
るバッファメモリと、前記バッファメモリによシ指定さ
れたメモリアドレスを無効とし未使用メモリアドレスを
有効とするためのメモリアドレス切替回路とを備え、Ｒ
ＡＭの書込み読出しチェックでエラーが検出された時、
前記バッファメモリに該メモリアドレスを指定するデー
タを書込み再びＲＡＭの書込み読出しチェックを行なう
ことを特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204875A JPS6097452A (ja) | 1983-11-02 | 1983-11-02 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204875A JPS6097452A (ja) | 1983-11-02 | 1983-11-02 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6097452A true JPS6097452A (ja) | 1985-05-31 |
Family
ID=16497839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58204875A Pending JPS6097452A (ja) | 1983-11-02 | 1983-11-02 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097452A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205899A (ja) * | 1987-02-20 | 1988-08-25 | Rohm Co Ltd | 半導体メモリ駆動装置 |
| JPH04134544A (ja) * | 1990-09-26 | 1992-05-08 | Nec Corp | 情報処理装置 |
| KR101030146B1 (ko) | 2008-08-29 | 2011-04-18 | 서울대학교산학협력단 | 페이지 버퍼를 쓰기 캐시로 이용하는 플래시 기반 저장 장치 및 이용 방법 |
-
1983
- 1983-11-02 JP JP58204875A patent/JPS6097452A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205899A (ja) * | 1987-02-20 | 1988-08-25 | Rohm Co Ltd | 半導体メモリ駆動装置 |
| JPH04134544A (ja) * | 1990-09-26 | 1992-05-08 | Nec Corp | 情報処理装置 |
| KR101030146B1 (ko) | 2008-08-29 | 2011-04-18 | 서울대학교산학협력단 | 페이지 버퍼를 쓰기 캐시로 이용하는 플래시 기반 저장 장치 및 이용 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20060056321A1 (en) | Recovery of duplex data system after power failure | |
| JPH06214891A (ja) | データをマスクする回路と方法 | |
| US20020010891A1 (en) | Redundant memory access system | |
| CN114530187B (zh) | Nor Flash、字线电压异常检测方法和控制装置 | |
| JPS6097452A (ja) | メモリ制御方式 | |
| JPS6097451A (ja) | メモリ制御方式 | |
| JP3244031B2 (ja) | 半導体記憶装置 | |
| JP2910692B2 (ja) | ランダムアクセスメモリの試験の方法 | |
| JPS60108944A (ja) | 記憶装置 | |
| JPH03147162A (ja) | 交代メモリーへの自動切替え方式 | |
| JPH02198100A (ja) | 半導体メモリ装置 | |
| JPS6160154A (ja) | 記憶装置へのアクセス制御方式 | |
| JP2573679B2 (ja) | 半導体記憶装置 | |
| JPH02245954A (ja) | 半導体記憶装置 | |
| JPS6346461B2 (ja) | ||
| JPS58150197A (ja) | メモリ制御方式 | |
| EP1647992A1 (en) | Memory circuit with a substitution memory for faulty memory cells | |
| JPH1173795A (ja) | 半導体メモリのための冗長回路 | |
| JP2001297594A (ja) | フィールドにおいてメモリ冗長を再プログラムする能力を提供する方法 | |
| JPS60140450A (ja) | 情報処理装置の二重化メモリ動作方式 | |
| JPS6180342A (ja) | メモリ制御装置 | |
| JPH04128939A (ja) | マイクロコンピュータ | |
| JPS6051723B2 (ja) | 入出力アドレス変更機能を有するシ−ケンスコントロ−ラ | |
| JPS60549A (ja) | メモリ試験方式 | |
| JPH06103056A (ja) | アドレス制御装置 |