JPS6097451A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS6097451A JPS6097451A JP58204874A JP20487483A JPS6097451A JP S6097451 A JPS6097451 A JP S6097451A JP 58204874 A JP58204874 A JP 58204874A JP 20487483 A JP20487483 A JP 20487483A JP S6097451 A JPS6097451 A JP S6097451A
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- JP
- Japan
- Prior art keywords
- ram
- section
- check
- memory
- error
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2284—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing by power-on test, e.g. power-on self test [POST]
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は多数のＲＡＭを使用した装置におけるＲＡＭ不
良等発生時、前記ＲＡＭ不良のバックアップを行なうメ
モリ制御方式に関するものである。
良等発生時、前記ＲＡＭ不良のバックアップを行なうメ
モリ制御方式に関するものである。
（背景技術）
装置の汎用化が進むにつれて、プログラム容量が犬きく
なシ、これに追随して記憶素子も多数使用する様になっ
てきている。記憶素子にはリードオンリーメモリ（以下
ＲＯＭと略す）、ＲＡＭ等あるが、 、ＲＯＭでは実装
上あるいはメインテナンス上大容量化には向いていない
ので、ＲＡＭを使用し、このＲＡＭにフロッピーディス
ク装置（ＦＤＤ）あるいはカセット磁気テープ（ＣＭＴ
）等からプログラムを転送して、前記、プログラムを転
送されたＲＡＭによシ装置の運用を行々っている。前記
プログラムの転送前にＲＡＭの書込み読出しチェックを
行ない正常であればプログラムの転送を行なう。もし異
常が検出された場合はエラーとしてランプ表示あるいは
ブザー鳴動等性ないオペレータにエラーヲ促し装置とし
てはその時点で障害として機能しない様になっておシ、
業務上支障をきたすことがある。
なシ、これに追随して記憶素子も多数使用する様になっ
てきている。記憶素子にはリードオンリーメモリ（以下
ＲＯＭと略す）、ＲＡＭ等あるが、 、ＲＯＭでは実装
上あるいはメインテナンス上大容量化には向いていない
ので、ＲＡＭを使用し、このＲＡＭにフロッピーディス
ク装置（ＦＤＤ）あるいはカセット磁気テープ（ＣＭＴ
）等からプログラムを転送して、前記、プログラムを転
送されたＲＡＭによシ装置の運用を行々っている。前記
プログラムの転送前にＲＡＭの書込み読出しチェックを
行ない正常であればプログラムの転送を行なう。もし異
常が検出された場合はエラーとしてランプ表示あるいは
ブザー鳴動等性ないオペレータにエラーヲ促し装置とし
てはその時点で障害として機能しない様になっておシ、
業務上支障をきたすことがある。
（発明の課題）
本発明はＲＡＭチェック時、ＲＡＭの素子不良等によシ
ェラ−となった時エラーが検出されたＲＡＭ部あるいは
ＲＡＭアドレス（番地）を予備のＲＡＭ部に切替え、あ
る一部分のＲＡＭの素子不良が発生しても装置として正
常に機能することを目的としたメモリ制御方式である。
ェラ−となった時エラーが検出されたＲＡＭ部あるいは
ＲＡＭアドレス（番地）を予備のＲＡＭ部に切替え、あ
る一部分のＲＡＭの素子不良が発生しても装置として正
常に機能することを目的としたメモリ制御方式である。
（発明の構成および作用）
第２図は本発す］の第１の実施例で１〜４はプログラム
を格納するＲＡＭ部、５は前記ＲＡＭ部、１〜４で不良
が検出された時これを代用するだめの予備ＲＡＭ部、６
はＦＤＤ （又はＣＭＴ ）部、７は電源投入時、前記
ＲＡＭ部１〜４が正常か否かのチェックやＦＤＤ ６か
らプログラムをＲＡＭ部１〜４への転送あるいは、ＲＡ
Ｍ部１〜４に転送されたプログラムにより各部への動作
指令等司る主制御部、８は前記主制御部７からのアドレ
スにより前記ＲＡＭ部１〜４のどのＲＡＭ部を選択する
か決定するだめのデコーダ、９Ｃま前記ＲＡＭ部１〜４
に対応し、もし、ＲＡＭ部チェック時エラーが検出され
ると対応する部分のエラーを蓄積するレジスタ部である
。
を格納するＲＡＭ部、５は前記ＲＡＭ部、１〜４で不良
が検出された時これを代用するだめの予備ＲＡＭ部、６
はＦＤＤ （又はＣＭＴ ）部、７は電源投入時、前記
ＲＡＭ部１〜４が正常か否かのチェックやＦＤＤ ６か
らプログラムをＲＡＭ部１〜４への転送あるいは、ＲＡ
Ｍ部１〜４に転送されたプログラムにより各部への動作
指令等司る主制御部、８は前記主制御部７からのアドレ
スにより前記ＲＡＭ部１〜４のどのＲＡＭ部を選択する
か決定するだめのデコーダ、９Ｃま前記ＲＡＭ部１〜４
に対応し、もし、ＲＡＭ部チェック時エラーが検出され
ると対応する部分のエラーを蓄積するレジスタ部である
。
次に上記構成によるＲＡＭ部制御方式を第４図に示すフ
ローチャートをも参照しながら説明する。
ローチャートをも参照しながら説明する。
第４図は電源投入してから運用開始が可能になる寸での
動作フローチャートであるが、まず電源が投入されると
回路の初期リセットが行なわれ主制御部７が動作を開始
しＲＡＭ部１〜４に対して任意のデータを書込み、これ
を読出して書込んだ内容と読出した内容が一致している
か否かのチェックを行ないこのチェックの結果異常がな
ければＦＤＤ部６から装置を運用するだめのプログラム
をＲＡＭ部１〜４に対して転送し、転送が終了すると運
用開始可能となる。もし、前記チェックの結果例えばＲ
ＡＭ部３で異常が検出されると、このＲＡＭ部３に対応
するレジスタ９の（Ｃ）をセットし、再度ＲＡＭ部１〜
４に対してのチェックを開始し、ＲＡＭ部３チェック時
には、前記レジスタ９の（Ｃ）がセットされているので
、ＲＡＭ部３へのデコーダ８からの選択信号はナンドケ
’−）ＮＡＮ３によシブイスイネーブルとなシ、出力が
３ステート（ＬＯＷ 、 ＨＩＧＨハイインピーダンス
の３つの状態を有する）インバータＩＮＶ ３がイネー
ブルとなシデコーダ８からのＲＡＭ部３選択信号によシ
予備のＲＡＭ部５が選択さ孔チーツクを継続しチーツク
の結果、異常がなければプログラムをＲＡＭ部１ 、
ＲＡＭ部２ 、 ＲＡＭ部５ 、 ＲＡＭ ４へそれぞ
れ転送し転送が終了すると運用開始可能となる。
動作フローチャートであるが、まず電源が投入されると
回路の初期リセットが行なわれ主制御部７が動作を開始
しＲＡＭ部１〜４に対して任意のデータを書込み、これ
を読出して書込んだ内容と読出した内容が一致している
か否かのチェックを行ないこのチェックの結果異常がな
ければＦＤＤ部６から装置を運用するだめのプログラム
をＲＡＭ部１〜４に対して転送し、転送が終了すると運
用開始可能となる。もし、前記チェックの結果例えばＲ
ＡＭ部３で異常が検出されると、このＲＡＭ部３に対応
するレジスタ９の（Ｃ）をセットし、再度ＲＡＭ部１〜
４に対してのチェックを開始し、ＲＡＭ部３チェック時
には、前記レジスタ９の（Ｃ）がセットされているので
、ＲＡＭ部３へのデコーダ８からの選択信号はナンドケ
’−）ＮＡＮ３によシブイスイネーブルとなシ、出力が
３ステート（ＬＯＷ 、 ＨＩＧＨハイインピーダンス
の３つの状態を有する）インバータＩＮＶ ３がイネー
ブルとなシデコーダ８からのＲＡＭ部３選択信号によシ
予備のＲＡＭ部５が選択さ孔チーツクを継続しチーツク
の結果、異常がなければプログラムをＲＡＭ部１ 、
ＲＡＭ部２ 、 ＲＡＭ部５ 、 ＲＡＭ ４へそれぞ
れ転送し転送が終了すると運用開始可能となる。
以上説明したように第１の実施例では、各ＲＡＭ部に対
応したレジスタと、ナントゲート及び予備のＲＡＭ部へ
切替えるだめの１３ステートインバータという簡単な構
成でしかもＲＡＭ不良等が発生し予備のＲＡＭ部に切替
える時オペレータ等信に何ら影曽を及ぼすことなく１ハ
〕単に実現できる第１」点がある。
応したレジスタと、ナントゲート及び予備のＲＡＭ部へ
切替えるだめの１３ステートインバータという簡単な構
成でしかもＲＡＭ不良等が発生し予備のＲＡＭ部に切替
える時オペレータ等信に何ら影曽を及ぼすことなく１ハ
〕単に実現できる第１」点がある。
第３図は、第２図に対してエラー検出部１０を追加した
回路の実施例であシ、ＲＡＭ部１〜４へのデータ１込み
時、例えばデータが８ビツトであれば、これにパリティ
ピット１ビツトを付加しデータを奇数か、あるいは偶数
に統一して９ビツトで構成する装置において、このデー
タをＲＡＭ部からの読出し時、前記エラー検出部１０に
て、書込み時と同様の状態か否かチェックするもので、
もしデータを偶数で書込んだものが、奇数で読出されだ
時、前記エラー検出部１０よシパルスを発生し、このパ
ルスによシデコーダ８からのＲＡＭ部１〜４の選択信号
をレジスタ９ヘセツトすると同時に、主制御部７へ、エ
ラー発生を通知するもので第２図と同様の効果が得られ
る。
回路の実施例であシ、ＲＡＭ部１〜４へのデータ１込み
時、例えばデータが８ビツトであれば、これにパリティ
ピット１ビツトを付加しデータを奇数か、あるいは偶数
に統一して９ビツトで構成する装置において、このデー
タをＲＡＭ部からの読出し時、前記エラー検出部１０に
て、書込み時と同様の状態か否かチェックするもので、
もしデータを偶数で書込んだものが、奇数で読出されだ
時、前記エラー検出部１０よシパルスを発生し、このパ
ルスによシデコーダ８からのＲＡＭ部１〜４の選択信号
をレジスタ９ヘセツトすると同時に、主制御部７へ、エ
ラー発生を通知するもので第２図と同様の効果が得られ
る。
第２図、第３図の実施例は、あるまとまった部分のＲＡ
Ｍ部を予備のＲＡＭ部へ切替える方式であったが、第５
図の実施例はＲＡＭ部のアドレス単位で検出されたエラ
一部分を予備のＲＡＭ部５へ切替えるものであシ、１１
は主制御部７からのアドレスによ、９ ＲＡＭ部１〜４
のどのＲＡＭ部を選択するか決定するためのデコーダ、
１２ａ〜１２ｎはエラーアドレスを蓄積するバッファ、
１３ａ〜１３ｎＵ前記１２ａ〜１２ｎに蓄積されるエラ
ーアドレスの内容と主制御部７からのアドレスの内容と
を比較し、同じであれば出力が変化する一致回路、１４
は前記一致回路１３ａ〜１３ｎの出力状態に応じて予備
のＲＡＭ ５のアドレスを生成する変換回路である。例
えばＲＡＭチェック時、１０００ ＋＋番地がエラーと
なったらバッファ１２ａに１０００ ｎをセットし、１
１１度、最初からＲＡＭチェックを開始し１０００ｎ番
地が主制御部７から送出されると一致回路１３ａでバッ
ファ１２ａの内容と一致がとれＲＡＭ ｇ １〜４を選
択するデコーダ１１をディスイネーブルすると同時に予
備のＲＡＭ ５をイネーブルとし、変換回路１４から出
力されるＲＡＭ ５に対するアドレスの部分が１０００
ｎ ｍ地に対応して選択されることになる。次に１５０
Ｏｎ 誉地がエラーとなったらバッファ１２ｂに１５０
Ｏｎをセットし古び最初からＲＡＭチェックを開始し、
１０００Ｂ ’に地及び］、５００ｕ ”Ｉｉ地が主制
御部７から送出されると、前記同様それぞれＲＡＭ ５
が選択され変換回路１４から出力されるＲＡＭ ５に対
するアドレスの部分がｉ、ｏｏｏ、、番地及び１５００
１１香地に対応して選択されることになり、順次エラー
が検出される毎にそのエラーアドレスをバッファ１２ｃ
、、１２ｄ・・・トセットＬ ＲＡＭチェックが正常に
なるまであるいはバッファ］ ２ ’ａ〜１２ｎがフル
になるまで繰返す。
Ｍ部を予備のＲＡＭ部へ切替える方式であったが、第５
図の実施例はＲＡＭ部のアドレス単位で検出されたエラ
一部分を予備のＲＡＭ部５へ切替えるものであシ、１１
は主制御部７からのアドレスによ、９ ＲＡＭ部１〜４
のどのＲＡＭ部を選択するか決定するためのデコーダ、
１２ａ〜１２ｎはエラーアドレスを蓄積するバッファ、
１３ａ〜１３ｎＵ前記１２ａ〜１２ｎに蓄積されるエラ
ーアドレスの内容と主制御部７からのアドレスの内容と
を比較し、同じであれば出力が変化する一致回路、１４
は前記一致回路１３ａ〜１３ｎの出力状態に応じて予備
のＲＡＭ ５のアドレスを生成する変換回路である。例
えばＲＡＭチェック時、１０００ ＋＋番地がエラーと
なったらバッファ１２ａに１０００ ｎをセットし、１
１１度、最初からＲＡＭチェックを開始し１０００ｎ番
地が主制御部７から送出されると一致回路１３ａでバッ
ファ１２ａの内容と一致がとれＲＡＭ ｇ １〜４を選
択するデコーダ１１をディスイネーブルすると同時に予
備のＲＡＭ ５をイネーブルとし、変換回路１４から出
力されるＲＡＭ ５に対するアドレスの部分が１０００
ｎ ｍ地に対応して選択されることになる。次に１５０
Ｏｎ 誉地がエラーとなったらバッファ１２ｂに１５０
Ｏｎをセットし古び最初からＲＡＭチェックを開始し、
１０００Ｂ ’に地及び］、５００ｕ ”Ｉｉ地が主制
御部７から送出されると、前記同様それぞれＲＡＭ ５
が選択され変換回路１４から出力されるＲＡＭ ５に対
するアドレスの部分がｉ、ｏｏｏ、、番地及び１５００
１１香地に対応して選択されることになり、順次エラー
が検出される毎にそのエラーアドレスをバッファ１２ｃ
、、１２ｄ・・・トセットＬ ＲＡＭチェックが正常に
なるまであるいはバッファ］ ２ ’ａ〜１２ｎがフル
になるまで繰返す。
以上説明したように、第５図の実施例ではＲＡＭ部のア
ドレス単位で検出されたエラ一部分を予備ＱＲＡＭ部へ
切替える方式なので予備のＲＡＭ部は小容量の素子で実
現できる利点がある。
ドレス単位で検出されたエラ一部分を予備ＱＲＡＭ部へ
切替える方式なので予備のＲＡＭ部は小容量の素子で実
現できる利点がある。
なお、第２図、第３図に示した実施例のレジスタ９及び
第５図に示した実施例のバッファ１２ａ〜１２ｎｆｄ、
いずれもチェックにおいてエラーを生じたエラ一部を指
定するログ用メモリである。
第５図に示した実施例のバッファ１２ａ〜１２ｎｆｄ、
いずれもチェックにおいてエラーを生じたエラ一部を指
定するログ用メモリである。
（発明の効果）
本発明は通常運用時、使用するＲＡＭに不良等７ある時
、これを予備のＲＡＭ部に切替えて運用を継続できるた
め、ＲＡＭを使用している装置であればどのようなもの
にも利用できる。特にＲＡＭに不良があり該装置がダウ
ンすることによりシステムとしての機能を失うようなも
のに有効である。
、これを予備のＲＡＭ部に切替えて運用を継続できるた
め、ＲＡＭを使用している装置であればどのようなもの
にも利用できる。特にＲＡＭに不良があり該装置がダウ
ンすることによりシステムとしての機能を失うようなも
のに有効である。
第１図は従来の一実施例の動作フローチャート図、第２
図は本発明の一実施例の回路図、第３図１〜４・・・Ｒ
ＡＭ部、５・・・予備のＲＡＭ部、６・・・ＦＤＤ部、
７・・・主制御部、８・・・デコーダ、９・・レジスタ
、１０・・・ｘ ５−検出回路、ｌトデコーダ、１２ａ
〜１２ｎ・・・バッファ、］ ：３ ａ〜１３ｎ・・・
一致回路、１４・・変換回路、１５・・・ノアケ８−ト
、ＮＡＮ １〜ＮＡＮ ４・・ナンドケ”−１−１ＩＮ
Ｖ １〜ＩＮＶ ４．−＝ ３ ステー ）インバータ
。 特許出願人 沖′亀気工業株式会社 特許出願代理人 弁理士 山 本 恵 − 第２図 第３図 第４図 第５図
図は本発明の一実施例の回路図、第３図１〜４・・・Ｒ
ＡＭ部、５・・・予備のＲＡＭ部、６・・・ＦＤＤ部、
７・・・主制御部、８・・・デコーダ、９・・レジスタ
、１０・・・ｘ ５−検出回路、ｌトデコーダ、１２ａ
〜１２ｎ・・・バッファ、］ ：３ ａ〜１３ｎ・・・
一致回路、１４・・変換回路、１５・・・ノアケ８−ト
、ＮＡＮ １〜ＮＡＮ ４・・ナンドケ”−１−１ＩＮ
Ｖ １〜ＩＮＶ ４．−＝ ３ ステー ）インバータ
。 特許出願人 沖′亀気工業株式会社 特許出願代理人 弁理士 山 本 恵 − 第２図 第３図 第４図 第５図
Claims (1)
- 運用に先立ってランダムアクセスメモリ（ＲＡＭ）の書
込み読出しチェックを行なうメモリ制御方式において、
少なくとも１個の予備のメモリ部と、チェックでエラー
を生じたメモリ部を指定するログ用メモリと、ログ用メ
モリによシ指定されたメモリ部を無効とし前記予備のメ
モリ部を有効とするメモリ部選択回路とを備え、ＲＡＭ
の書込み読出しチェックでエラーが検出された時、前記
ログ用メモリに該メモリ部を指定するデータを書込み、
杓びＲＡＭの書込み読出しチェックを行なうことを特徴
とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204874A JPS6097451A (ja) | 1983-11-02 | 1983-11-02 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204874A JPS6097451A (ja) | 1983-11-02 | 1983-11-02 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6097451A true JPS6097451A (ja) | 1985-05-31 |
Family
ID=16497824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58204874A Pending JPS6097451A (ja) | 1983-11-02 | 1983-11-02 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097451A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03236066A (ja) * | 1990-02-14 | 1991-10-22 | Tokyo Electric Co Ltd | 電子写真装置 |
-
1983
- 1983-11-02 JP JP58204874A patent/JPS6097451A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03236066A (ja) * | 1990-02-14 | 1991-10-22 | Tokyo Electric Co Ltd | 電子写真装置 |
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