JPS58150197A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS58150197A JPS58150197A JP57033414A JP3341482A JPS58150197A JP S58150197 A JPS58150197 A JP S58150197A JP 57033414 A JP57033414 A JP 57033414A JP 3341482 A JP3341482 A JP 3341482A JP S58150197 A JPS58150197 A JP S58150197A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- failure
- error
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明はメモリー重化システムにおいて、メモリ障害が
発生したとき障害アドレスを予備メモリアドレスに割り
当てることによってシステムの再立上げを可能にした、
メモリ制御方式に関するものである。
発生したとき障害アドレスを予備メモリアドレスに割り
当てることによってシステムの再立上げを可能にした、
メモリ制御方式に関するものである。
（従来技術と間聰点）
従来、電子交換機等におけるメ４１Ｊ−重化システムに
おいて、メモリ障害時、システムの再立上げ紘不可能で
あった。すなわち、パリティチェック等によってメモリ
障害の発生が検出され友場合、以後の処理は不可能とし
てシステムを停止しなければならなかった。そして手動
処理によって特定の試験プログラムを実行するととによ
って障害−所を探索し、障害個所が判明すればその部分
を含むユニットを交換して、障害の処理を行う方法が一
般に用いられてい喪。
おいて、メモリ障害時、システムの再立上げ紘不可能で
あった。すなわち、パリティチェック等によってメモリ
障害の発生が検出され友場合、以後の処理は不可能とし
てシステムを停止しなければならなかった。そして手動
処理によって特定の試験プログラムを実行するととによ
って障害−所を探索し、障害個所が判明すればその部分
を含むユニットを交換して、障害の処理を行う方法が一
般に用いられてい喪。
このように従来メモリー重化システムの場合、メモリ障
害発生時のシステム再立上げ祉不可能であり、従ってこ
れが電子交換機等におけるシステム運用効率を低下させ
、信＊にの内上を妨げる原因の一つとなっていた。
害発生時のシステム再立上げ祉不可能であり、従ってこ
れが電子交換機等におけるシステム運用効率を低下させ
、信＊にの内上を妨げる原因の一つとなっていた。
（発明の目的）
本発明は、このような従来技術の問題点を解決しようと
するものであって、その目的は、メモリー重化システム
においてメ毫り障害発生時、障害アドレスを予備メモリ
アドレスに自動的に割り当てるようにすることによって
、予備メモリを使用してシステムの再立上げを行うこと
ができる方式を提供することにある。
するものであって、その目的は、メモリー重化システム
においてメ毫り障害発生時、障害アドレスを予備メモリ
アドレスに自動的に割り当てるようにすることによって
、予備メモリを使用してシステムの再立上げを行うこと
ができる方式を提供することにある。
（発明の構成）
本発明のメモリ制御方式は、−重化されたメインメモリ
のはかに予備メモリを設け、メインメモリにおいていず
れかのアドレスにパリティエラーが検出されたとき、そ
のアドレスをレジスタに蓄積するとともに障害表示用の
フリップフロップに嵌示し、再立上げ時障害表示フリッ
プフロップの制御によってメモリアドレスとレジスタに
蓄積されているアドレスとの比較を行い、一致したとき
予備メモリのアドレスを指示するととＫよって障害メモ
リと予備メモリとの切換を行って再立上げを行うようＫ
したものである。
のはかに予備メモリを設け、メインメモリにおいていず
れかのアドレスにパリティエラーが検出されたとき、そ
のアドレスをレジスタに蓄積するとともに障害表示用の
フリップフロップに嵌示し、再立上げ時障害表示フリッ
プフロップの制御によってメモリアドレスとレジスタに
蓄積されているアドレスとの比較を行い、一致したとき
予備メモリのアドレスを指示するととＫよって障害メモ
リと予備メモリとの切換を行って再立上げを行うようＫ
したものである。
（発明の実施例）
図は本発明のメモリ制御方式の一実施例の構成を示して
いる。図において、１はメインメモリ、８は障害表示フ
リップフロップ（ＴＢＬＦＦ） 、３はオタ（ＭＡＲ）
、６はメモＩＪ１における障害部分、７はパリティチェ
ック回路（ＰＴＹＣＫ） 、ｓ ｕエラーアドレスレジ
スタ（ＥＡＲ）、９は比較回路（ＣＭＰ） 、１Ｇは予
備メモリである。
いる。図において、１はメインメモリ、８は障害表示フ
リップフロップ（ＴＢＬＦＦ） 、３はオタ（ＭＡＲ）
、６はメモＩＪ１における障害部分、７はパリティチェ
ック回路（ＰＴＹＣＫ） 、ｓ ｕエラーアドレスレジ
スタ（ＥＡＲ）、９は比較回路（ＣＭＰ） 、１Ｇは予
備メモリである。
メモリｌにおいて障害がないとき、障害表示フリップフ
ロッグ２はセットされず、従ってその出力は“Ｏ”であ
り、これがオア回路３を経て反転されてゲー）４０一方
の入力に加えられている。従って図示されない処理装置
からの指示に基づいて、メモリアドレスレジスタ器がメ
モリＩＫおける処理装置がアクセスすべきアドレスを指
示したとき、アドレス信号はゲート４を経てメモリｌに
与えられ、これによって処理装置はメモリＩＫアクセス
することができる。
ロッグ２はセットされず、従ってその出力は“Ｏ”であ
り、これがオア回路３を経て反転されてゲー）４０一方
の入力に加えられている。従って図示されない処理装置
からの指示に基づいて、メモリアドレスレジスタ器がメ
モリＩＫおける処理装置がアクセスすべきアドレスを指
示したとき、アドレス信号はゲート４を経てメモリｌに
与えられ、これによって処理装置はメモリＩＫアクセス
することができる。
今、メモリ１において一部に障害が発生し九とする。図
において６は、メモリ１における障害部分を示している
。メモリアドレスレジスタ５が障害部分６のアドレスを
指示したとき、パリティチェック回路？Ｆｉ障害部分６
から読み出されたデータにおけるパリティエラーを検出
すると、出力′″ｌ′″を発生して障害表示フリップ７
０ツブ２をセットするとともに、エラーアドレスレジス
タ８を制御して、そのときメモリアドレスレジスタ５か
ら指示されているアドレスすなわち障害アドレスを、エ
ラーアドレスレジスタ８に記憶させる。
において６は、メモリ１における障害部分を示している
。メモリアドレスレジスタ５が障害部分６のアドレスを
指示したとき、パリティチェック回路？Ｆｉ障害部分６
から読み出されたデータにおけるパリティエラーを検出
すると、出力′″ｌ′″を発生して障害表示フリップ７
０ツブ２をセットするとともに、エラーアドレスレジス
タ８を制御して、そのときメモリアドレスレジスタ５か
ら指示されているアドレスすなわち障害アドレスを、エ
ラーアドレスレジスタ８に記憶させる。
処理装置が再立上げを実行したと匙、障害表示フリップ
フロップ２はセットされて１１′を出力してお如、これ
によって比較回路９は動作して、メモリアドレスレジス
タ５の出力アドレスとエラーアドレスレジスタ８の記憶
しているアドレスとの比較を行う。メモリアドレスレジ
スタ５が障害アドレスを指していないときは比較回路９
の出力Ａに″ｌ＃が出力され、これがオア回路３を経て
ゲート４の一方の入力に加えられるので、メモリアドレ
スレジスタ５のアドレス信号はゲート４を経てメモリｌ
に与えられる。
フロップ２はセットされて１１′を出力してお如、これ
によって比較回路９は動作して、メモリアドレスレジス
タ５の出力アドレスとエラーアドレスレジスタ８の記憶
しているアドレスとの比較を行う。メモリアドレスレジ
スタ５が障害アドレスを指していないときは比較回路９
の出力Ａに″ｌ＃が出力され、これがオア回路３を経て
ゲート４の一方の入力に加えられるので、メモリアドレ
スレジスタ５のアドレス信号はゲート４を経てメモリｌ
に与えられる。
メモリアドレス５がメモリ１における障害アドレスを指
示したとき、比較回路９において一致がとれて出力Ａａ
“０“となり、従ってゲート４は閉じて、障害アドレス
がメモリＩＫ与えられることが防止される。−万、比較
回路９の出力Ｂは１１”となｐ、これが予備メモリＩＯ
Ｋ対してアドレスとして与えられる。従って処理装置は
、メモリＩＫおける障害部分６に代えて予備メモリＩＯ
Ｋアクセスすることができ、メモリ障害は除かれる。
示したとき、比較回路９において一致がとれて出力Ａａ
“０“となり、従ってゲート４は閉じて、障害アドレス
がメモリＩＫ与えられることが防止される。−万、比較
回路９の出力Ｂは１１”となｐ、これが予備メモリＩＯ
Ｋ対してアドレスとして与えられる。従って処理装置は
、メモリＩＫおける障害部分６に代えて予備メモリＩＯ
Ｋアクセスすることができ、メモリ障害は除かれる。
予備メモＩＪ １０は、通常は１アドレス分だけ用意さ
れるが、エラーアドレスレジスタ８の容量を増加すると
ともに比較口ｗ１９の内容を変更する仁とによって、さ
らに多くのアドレスにおけるメモリ障害にも対応できる
ことは言うまでもない。
れるが、エラーアドレスレジスタ８の容量を増加すると
ともに比較口ｗ１９の内容を変更する仁とによって、さ
らに多くのアドレスにおけるメモリ障害にも対応できる
ことは言うまでもない。
（発明の効果）
以上説明したように、本発明のメモリ制御方式によれば
、メモリー重化システムにおいてメモリ障害発生時、障
害アドレスを予備メモリアドレスに割シ当てることによ
って、予備メモリを使用してシステムの再立上げを行う
ことができるので、システム運用効率と信頼性を向上で
きて甚だ効果的である。
、メモリー重化システムにおいてメモリ障害発生時、障
害アドレスを予備メモリアドレスに割シ当てることによ
って、予備メモリを使用してシステムの再立上げを行う
ことができるので、システム運用効率と信頼性を向上で
きて甚だ効果的である。
図は本発明のメモリ制御方式の一実施例の構成を示すブ
ロック図である。 ｌ・・・メインメモリ、２・・・障害表示フリップフロ
ップ（ＴＢＬＦＦ）、 ３・・・オア回路、４・・・ゲ
ート、５・・・メモリアドレスレジスタ（ＭＡＲ） 、
６・・・メモリｌＫおける障害部分、７・・・パリティ
チェック回路（ＰＴＹＣＫ）、８・・・エラーアドレス
レジスタ（ＥＡＲ）、９・・・比較回路（ＣＭＰ） 、
１ｏ・・・予備メモリ。 ％ｌＦＦ出願人 富士通株式会社
ロック図である。 ｌ・・・メインメモリ、２・・・障害表示フリップフロ
ップ（ＴＢＬＦＦ）、 ３・・・オア回路、４・・・ゲ
ート、５・・・メモリアドレスレジスタ（ＭＡＲ） 、
６・・・メモリｌＫおける障害部分、７・・・パリティ
チェック回路（ＰＴＹＣＫ）、８・・・エラーアドレス
レジスタ（ＥＡＲ）、９・・・比較回路（ＣＭＰ） 、
１ｏ・・・予備メモリ。 ％ｌＦＦ出願人 富士通株式会社
Claims (1)
- メモリー重化システムにおいて、メモリ障害発生時メモ
リにおける障害アドレスを記憶する手段と、予備メモリ
とを設け、システム再立上げ時、アクセスされたアドレ
スと前記記憶された障害アドレスとの一致を検出してメ
モリをアクセス禁止するとともに、障害アドレスを前記
予備メモリアドレスに割当てることを特徴とするメモリ
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57033414A JPS58150197A (ja) | 1982-03-03 | 1982-03-03 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57033414A JPS58150197A (ja) | 1982-03-03 | 1982-03-03 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58150197A true JPS58150197A (ja) | 1983-09-06 |
Family
ID=12385914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57033414A Pending JPS58150197A (ja) | 1982-03-03 | 1982-03-03 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58150197A (ja) |
-
1982
- 1982-03-03 JP JP57033414A patent/JPS58150197A/ja active Pending
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