JPS61100000A - 情報記憶装置 - Google Patents
情報記憶装置Info
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- JPS61100000A JPS61100000A JP59218707A JP21870784A JPS61100000A JP S61100000 A JPS61100000 A JP S61100000A JP 59218707 A JP59218707 A JP 59218707A JP 21870784 A JP21870784 A JP 21870784A JP S61100000 A JPS61100000 A JP S61100000A
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- Japan
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- power supply
- supply terminal
- terminal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はたとえばバイポーラトランジスタによる大容量
ランダムアクセスメモリ（ＲＡＭ）の冗長回路において
不良アドレスを記憶するのに用いられる情報記憶装置に
関する。
ランダムアクセスメモリ（ＲＡＭ）の冗長回路において
不良アドレスを記憶するのに用いられる情報記憶装置に
関する。
従来の技術および発明が解決しようとする問題点
通常大容ＨＭＯｓＲＡＭには冗長構成が採用されておυ
、これによシ、不良メモリセルが発生した場合、該不良
メモリを含む行もしくは列の選択時には予備行もしくは
列を選択するようにして不良メモリセルを救済し、歩留
シな向上させている。最近、このような冗長構成はパイ
ポーラトランジスタＲＡＭにも適用しようとする動きが
おる。
、これによシ、不良メモリセルが発生した場合、該不良
メモリを含む行もしくは列の選択時には予備行もしくは
列を選択するようにして不良メモリセルを救済し、歩留
シな向上させている。最近、このような冗長構成はパイ
ポーラトランジスタＲＡＭにも適用しようとする動きが
おる。
第２図には最近提案されたバイポーラトランジスタスタ
ティックＲＡＪｉｌＩが示されている。第２図において
、１は６４にスタティックセル、２は冗長アレイである
。なお、冗長アレイは２以上の行もしくは列アレイでも
よいが、ここでは、説明を簡単にするために１行アレイ
とする。メモリセルアレイ１の１行は、アドレス記憶回
路３、ワードデコーダ４、ワードドライバ５によって選
択される。
ティックＲＡＪｉｌＩが示されている。第２図において
、１は６４にスタティックセル、２は冗長アレイである
。なお、冗長アレイは２以上の行もしくは列アレイでも
よいが、ここでは、説明を簡単にするために１行アレイ
とする。メモリセルアレイ１の１行は、アドレス記憶回
路３、ワードデコーダ４、ワードドライバ５によって選
択される。
つ＝ｌ、外部からのローアドレス信号ＡＱ 、Ａ１・
・・・、Ａ７がローアドレスパ、ファ３によりて内部ロ
ーアドレス信号Ａｌｌ ＃ Ａｔ ｅ・・・、Ａ７
およびこれらの反転信号ＡＯ＃Ａｌ ｅ・・・、Ａ７
に変換され、これらの信号ＡＯｅ Ａｔ ｓ ”’
＃ Ａｔ ｔ ＡＯｐ Ａ１＋・・・、Ａ７を受信し
てワードデコーダ４は２５６（１のワードドライバ５の
うち１つすなわちワード練乳◎１ｗＬ１１．・・・１ｗ
Ｌ２ｓｓの１つを駆動させる。メモリセルアレイ１の１
列も同様の列選択手段（図示せず）によりて選択される
。
・・・、Ａ７がローアドレスパ、ファ３によりて内部ロ
ーアドレス信号Ａｌｌ ＃ Ａｔ ｅ・・・、Ａ７
およびこれらの反転信号ＡＯ＃Ａｌ ｅ・・・、Ａ７
に変換され、これらの信号ＡＯｅ Ａｔ ｓ ”’
＃ Ａｔ ｔ ＡＯｐ Ａ１＋・・・、Ａ７を受信し
てワードデコーダ４は２５６（１のワードドライバ５の
うち１つすなわちワード練乳◎１ｗＬ１１．・・・１ｗ
Ｌ２ｓｓの１つを駆動させる。メモリセルアレイ１の１
列も同様の列選択手段（図示せず）によりて選択される
。
メモリセルアレイ１のすべてセルが正常であれば何ら問
題はなく、第１図の回路は通常の装置として作用するが
、第１図のメモリセルアレイ１に不良セルが発見された
場合には、この不良セルを含ム行のローアドレス（以下
、不良ローアドレスとする）がアドレス記憶回路６（で
書込まれろ。ローアドレス信号Ａ。９人！ 、・−＃Ａ
、はアドレス比較回路７によって常にアドレス記憶回路
６に書込まれた不良ローアドレス信号ＡＯＨ＋ ＡＩＨ
＋・・・、Ａ７Ｒと比較されている。この結果、ローア
ドレス信号Ａ、、Ａｌ 、・・・ｔＡｙ と不良ローア
ドレス信号Ａ、ｏＲＩ ＡＳＢ ＋ ”” ｒ Ａ７Ｂ
とが一致したときには、アドレス比較回路７はドライバ
８を駆動させて冗長アレイ２を選択し、逆に、ワードド
ライバ５をディセーブルにしてメモリセルアレイ１の選
択を行わないようにしている。
題はなく、第１図の回路は通常の装置として作用するが
、第１図のメモリセルアレイ１に不良セルが発見された
場合には、この不良セルを含ム行のローアドレス（以下
、不良ローアドレスとする）がアドレス記憶回路６（で
書込まれろ。ローアドレス信号Ａ。９人！ 、・−＃Ａ
、はアドレス比較回路７によって常にアドレス記憶回路
６に書込まれた不良ローアドレス信号ＡＯＨ＋ ＡＩＨ
＋・・・、Ａ７Ｒと比較されている。この結果、ローア
ドレス信号Ａ、、Ａｌ 、・・・ｔＡｙ と不良ローア
ドレス信号Ａ、ｏＲＩ ＡＳＢ ＋ ”” ｒ Ａ７Ｂ
とが一致したときには、アドレス比較回路７はドライバ
８を駆動させて冗長アレイ２を選択し、逆に、ワードド
ライバ５をディセーブルにしてメモリセルアレイ１の選
択を行わないようにしている。
従来、第１図のアドレス記憶回路６として適切な装置は
存在し得なかった。
存在し得なかった。
問題を解決するための手段
本発明の目的は、第１図のアドレス記憶回路６に適する
新規な情報記憶装置を提供することにあ）、その手段は
、第１の電源端子、第２の電源端子第１の電源端子と第
１のノードとの間に順バイアス方向に接続された少なく
とも２段のダイオード、第１０ノードと第２の電源端子
との間に接続された電流源または抵抗、および第１の電
源端子と第１のノードとの間に接続されたＰＲＯＭセル
を具備し、ＰＲＯＭセルの書込みｆまたは非書込み状態
に応じて第１０ノードよシハイまたはローの電位を出力
するようにした情報記憶装置である。
新規な情報記憶装置を提供することにあ）、その手段は
、第１の電源端子、第２の電源端子第１の電源端子と第
１のノードとの間に順バイアス方向に接続された少なく
とも２段のダイオード、第１０ノードと第２の電源端子
との間に接続された電流源または抵抗、および第１の電
源端子と第１のノードとの間に接続されたＰＲＯＭセル
を具備し、ＰＲＯＭセルの書込みｆまたは非書込み状態
に応じて第１０ノードよシハイまたはローの電位を出力
するようにした情報記憶装置である。
また、他の手段によれば、ＰＲＯＭセルに１段のダイオ
ードを付加し、第１の電源端子と第１のノードとの間の
ダイオード段を３段以上にしてもよい。
ードを付加し、第１の電源端子と第１のノードとの間の
ダイオード段を３段以上にしてもよい。
さらに、他の手段は第４の電源端子、第２の電源端子、
書込み電源端子、第１の電源端子と第１のノードとの間
に順バイアス方向に接続された少なくとも３段のダイオ
ード、第１０ノードと第２の電源端子との間に接続され
た第１の抵抗、第１のノードと第２のノードとの間に上
述の３段のダイオードと同一導通方向に接続された１段
のダイオード、第２のノードと第２のｐＲｔ源端子との
間に接続された第２の抵抗、第１の電源端子と書込み端
子との間〈逆バイアス方向に接続された１段のダイオー
ド、書込み端子と第２０ノードとの間に接続された接合
破壊型ＰＲＯＭセル、第２のノードと第２の電源端子と
の間に接続された書込み用スイ、チング素子、および接
合破壊型ＰＲＯＭセルの破壊の有無に応じた第１．第２
０ノード電位差を検出してＰＲＯＭセルのデータを読出
すＰＲＯＭセル読出手段を具備する情報記憶装置である
。
書込み電源端子、第１の電源端子と第１のノードとの間
に順バイアス方向に接続された少なくとも３段のダイオ
ード、第１０ノードと第２の電源端子との間に接続され
た第１の抵抗、第１のノードと第２のノードとの間に上
述の３段のダイオードと同一導通方向に接続された１段
のダイオード、第２のノードと第２のｐＲｔ源端子との
間に接続された第２の抵抗、第１の電源端子と書込み端
子との間〈逆バイアス方向に接続された１段のダイオー
ド、書込み端子と第２０ノードとの間に接続された接合
破壊型ＰＲＯＭセル、第２のノードと第２の電源端子と
の間に接続された書込み用スイ、チング素子、および接
合破壊型ＰＲＯＭセルの破壊の有無に応じた第１．第２
０ノード電位差を検出してＰＲＯＭセルのデータを読出
すＰＲＯＭセル読出手段を具備する情報記憶装置である
。
他の手段によれば、第１のノード側と同様の３段のダイ
オードを第２０ノードに付加すること罠より、第１．第
２０ノード各電位を決定する回路を分離しても同様の動
作が可能である。また、第１の電源端子と書込み端子と
の間に接続されたダイオードを抵抗に置換え、且つ３段
のダイオードを１段減少させてもよい。
オードを第２０ノードに付加すること罠より、第１．第
２０ノード各電位を決定する回路を分離しても同様の動
作が可能である。また、第１の電源端子と書込み端子と
の間に接続されたダイオードを抵抗に置換え、且つ３段
のダイオードを１段減少させてもよい。
作用
上述の構成によれば、接合破壊型ＰＲＯＭセルが破壊さ
れていなければ、第１０ノードの電位は第２のノードの
電位よシダイオード１段分だけ低くなる。他方、接合破
壊型ＰＲＯＭセルが破壊されていれば、第１のノードの
電位は第２のノードの電位よシダイオード１段分だけ高
くなる。このようなダイオードの１段分の振幅を有する
第１．第２のノードの電位差を検出することによｆｉ
ＰＲＯＭセルデータが読出されることになる。
れていなければ、第１０ノードの電位は第２のノードの
電位よシダイオード１段分だけ低くなる。他方、接合破
壊型ＰＲＯＭセルが破壊されていれば、第１のノードの
電位は第２のノードの電位よシダイオード１段分だけ高
くなる。このようなダイオードの１段分の振幅を有する
第１．第２のノードの電位差を検出することによｆｉ
ＰＲＯＭセルデータが読出されることになる。
実施例
第３図は第２図のアドレス記憶回路６の詳細なブロック
回路図である。第３図に示すように、各ローアドレス信
号Ａ６ ＋ ＡＨｇ・・・Ａ７に対応した情報記憶装
置６−０．６−１．・・・、６−７が設けられている。
回路図である。第３図に示すように、各ローアドレス信
号Ａ６ ＋ ＡＨｇ・・・Ａ７に対応した情報記憶装
置６−０．６−１．・・・、６−７が設けられている。
つまシ、ローアドレス信号Ａｏ 。
Ａｌｌ・・・、Ａγが印加され、書込み電圧として高い
電圧たとえば＋５ｖが書込み端子Ｖに印加され且つ低い
電圧たとえば一５ｖが一方の端子ＶＫ印加されると、ロ
ーアドレス信号ＡＯｅ Ａｌ ｓ・・・。
電圧たとえば＋５ｖが書込み端子Ｖに印加され且つ低い
電圧たとえば一５ｖが一方の端子ＶＫ印加されると、ロ
ーアドレス信号ＡＯｅ Ａｌ ｓ・・・。
Ａ７がそれぞれ情報記憶装置６−ｏ、６−ｔ、・・・。
６−７に書込まれ、不良アドレス信号ＡＯＢ ＩＡＩＢ
＋・・・ＦＡＩＲとして読出し可能となる。
＋・・・ＦＡＩＲとして読出し可能となる。
以下、本発明に係る情報記憶装置について説明する。
第１図は本発明に係る情報記憶装置の第１の実施例を示
す回路図である。第１図において、ｖＣｃはたとえばＧ
ＮＤレベル、Ｖゆはたとえば一５Ｖ。
す回路図である。第１図において、ｖＣｃはたとえばＧ
ＮＤレベル、Ｖゆはたとえば一５Ｖ。
■は一５ｖ以下その他のときにはｖｌ、Ｉ、とされ、ｖ
ｐ は書込み時にのみ＋５ｖその他のときにはｖｃｃ
にされる。ｐｃは接合破壊型ＰＲＯＭセルであって、書
込み後にはダイオード特性を有する。つまシ、会込み時
にはトランジスタであるセルのＣ０耐圧よシ大きい電圧
がそのエミッターコレクタ間に印加されてエミッターペ
ース間が短絡されるからである。
ｐ は書込み時にのみ＋５ｖその他のときにはｖｃｃ
にされる。ｐｃは接合破壊型ＰＲＯＭセルであって、書
込み後にはダイオード特性を有する。つまシ、会込み時
にはトランジスタであるセルのＣ０耐圧よシ大きい電圧
がそのエミッターコレクタ間に印加されてエミッターペ
ース間が短絡されるからである。
電源ｖｃｃ、ｖｎの間には基準電圧発生用としての３段
のダイオードＤｉ ｙ Ｄ、ｅ Ｄａおよび抵抗Ｒ１
の直列回路が設けられている。つまシ、ノードＮｌの電
位が基準電圧であって、ダイオードＤｌ ｌ Ｄａ ｒ
Ｄ３による −０．８Ｘ３冨−２，４ｖ である。ただし、ダイオードの順方向電圧を０．８Ｖと
する。また、ＰＲＯＭセルＰＣの非破壊時のノードＮ２
の電位を決定するために、電源ｖｃｃ１ｖｎ間には、３
段のダイオードＤＩ ｐ ０２ ｅ Ｄａに加えて
ダイオードＤ４および抵抗Ｒ２が設けられている。つま
シ、この場合、ノードＮ！の電位は、ダイオードＤ１
ｅ Ｄａ ｅ Ｄａ ｅ Ｄ４による−０．８Ｘ
４＝−３，２Ｖ である。さらに、ＰＲＯＭセルＰＣの破壊時のノードＮ
２の電位を決定するために、電源ｖｃｃ、ｖｎ間には、
ダイオードＤｓが設けられている。っまシ、この場合、
ＰＲＯＭセルＰＣは１段のダイオードとして作用するの
で、ノードＮ２の電位は、ダイオードの２段分 一〇、８Ｘ２＝−１．６Ｖ である。このように、第１図の回路においては、ＰＲＯ
Ｍセルｐｃの非書込み時には、 ノードＮ１ ニー２．４Ｖ ノードＮ２ ： ３．２Ｖ となって、カレントスイッチを構成するトランジスタに
ｈ 、Ｑｓのうち、トランジスタ。２がオンとなシ、
他方、トランジスタＱ３がオフとなシ、この結果、ノー
ドＮ３の電位はハイレベル（ＶＣＣ）となるので、出力
トランジスタＱ４のペース電位の上昇に伴ない、不良ア
ドレス信号ＡｉＢの電位はハイレベルとなる。他方、Ｐ
ＲＯＭセルＰＣの書込み時には、 ノードＮｌ ニー２．４Ｖ ノードＮ、ニー１．６Ｖ となって、カレントスイッチを構成するトランジスタＱ
ｚ 、Ｑｓのうち、トランジスタＱ３がオンとなシ、
他方、トランジスタＱ意がオフとな９、この結果、ノー
ドＮ３の電位はローレベルとなるので、出力トランジス
タＱ４のペース電位の低下に伴ない、不良アドレス信号
ＡｉＲの電位はローレベルとなる。
のダイオードＤｉ ｙ Ｄ、ｅ Ｄａおよび抵抗Ｒ１
の直列回路が設けられている。つまシ、ノードＮｌの電
位が基準電圧であって、ダイオードＤｌ ｌ Ｄａ ｒ
Ｄ３による −０．８Ｘ３冨−２，４ｖ である。ただし、ダイオードの順方向電圧を０．８Ｖと
する。また、ＰＲＯＭセルＰＣの非破壊時のノードＮ２
の電位を決定するために、電源ｖｃｃ１ｖｎ間には、３
段のダイオードＤＩ ｐ ０２ ｅ Ｄａに加えて
ダイオードＤ４および抵抗Ｒ２が設けられている。つま
シ、この場合、ノードＮ！の電位は、ダイオードＤ１
ｅ Ｄａ ｅ Ｄａ ｅ Ｄ４による−０．８Ｘ
４＝−３，２Ｖ である。さらに、ＰＲＯＭセルＰＣの破壊時のノードＮ
２の電位を決定するために、電源ｖｃｃ、ｖｎ間には、
ダイオードＤｓが設けられている。っまシ、この場合、
ＰＲＯＭセルＰＣは１段のダイオードとして作用するの
で、ノードＮ２の電位は、ダイオードの２段分 一〇、８Ｘ２＝−１．６Ｖ である。このように、第１図の回路においては、ＰＲＯ
Ｍセルｐｃの非書込み時には、 ノードＮ１ ニー２．４Ｖ ノードＮ２ ： ３．２Ｖ となって、カレントスイッチを構成するトランジスタに
ｈ 、Ｑｓのうち、トランジスタ。２がオンとなシ、
他方、トランジスタＱ３がオフとなシ、この結果、ノー
ドＮ３の電位はハイレベル（ＶＣＣ）となるので、出力
トランジスタＱ４のペース電位の上昇に伴ない、不良ア
ドレス信号ＡｉＢの電位はハイレベルとなる。他方、Ｐ
ＲＯＭセルＰＣの書込み時には、 ノードＮｌ ニー２．４Ｖ ノードＮ、ニー１．６Ｖ となって、カレントスイッチを構成するトランジスタＱ
ｚ 、Ｑｓのうち、トランジスタＱ３がオンとなシ、
他方、トランジスタＱ意がオフとな９、この結果、ノー
ドＮ３の電位はローレベルとなるので、出力トランジス
タＱ４のペース電位の低下に伴ない、不良アドレス信号
ＡｉＲの電位はローレベルとなる。
次に、第１図の書込み動作について説明する。
書込み動作を行うために、書込み電圧Ｖ−奥部から＋５
ｖに上昇させられ、また、一方の電圧ｖｎも一５ｖに保
持される。このとき、アドレス信号Ａ、がハイレベルで
あれば、トランジスタＱ！はオンとなる。この結果、Ｐ
ＲＯＭセルＰＣには、耐圧Ｃ０たとえば７Ｖ以上の電圧
（この場合、ｉｔぼ１０ｖ）が印加され、図示のごとく
、大きな書込み電流工、が流れてエミッターペース間が
短絡されることになる。
ｖに上昇させられ、また、一方の電圧ｖｎも一５ｖに保
持される。このとき、アドレス信号Ａ、がハイレベルで
あれば、トランジスタＱ！はオンとなる。この結果、Ｐ
ＲＯＭセルＰＣには、耐圧Ｃ０たとえば７Ｖ以上の電圧
（この場合、ｉｔぼ１０ｖ）が印加され、図示のごとく
、大きな書込み電流工、が流れてエミッターペース間が
短絡されることになる。
第４図は本発明に係る情報記憶装置の第２の実施例を示
す回路図である。第４図においては、ノードＮｌの電位
を決定する回路とＰＲＯＭセルＰＣの非破壊時のノード
Ｎ２の電位を決定するための回路とを分離するために、
３段のダイオードＤ１′。
す回路図である。第４図においては、ノードＮｌの電位
を決定する回路とＰＲＯＭセルＰＣの非破壊時のノード
Ｎ２の電位を決定するための回路とを分離するために、
３段のダイオードＤ１′。
Ｄ ２’ ＋ Ｄ ３’が付加されている。しかし、纂
４図の回路動作は第１図の回路動作と同様である。
４図の回路動作は第１図の回路動作と同様である。
このように、第１図および第４図の回路においては、ノ
ードＮ１の基準電位に対してノードＮ。
ードＮ１の基準電位に対してノードＮ。
の電位は、ＰＲＯＭセルＰＣの書込み（破壊）の有無に
応じてダイオード１段分に相当する電位だけ上昇もしく
は下降する。そして、このようなダイオード１段分に相
当する論理振幅が次段のトランジスタＱ２ ｔＱｓ
ｅＱ４によりて読出されている。
応じてダイオード１段分に相当する電位だけ上昇もしく
は下降する。そして、このようなダイオード１段分に相
当する論理振幅が次段のトランジスタＱ２ ｔＱｓ
ｅＱ４によりて読出されている。
第５図は本発明に係る情報記憶装置の第３の実施例を示
す回路図である。第５図においては、第１図のダイオー
ドＤ３を削除し、ダイオードＤ。
す回路図である。第５図においては、第１図のダイオー
ドＤ３を削除し、ダイオードＤ。
の代シに抵抗Ｒ３を挿入したものである。なお、この抵
抗Ｒ３の値は比較的小さく設定されているものとする。
抗Ｒ３の値は比較的小さく設定されているものとする。
従って、基準電圧としてのノードＮ１の電位は、ダイオ
ードＤ！ 、Ｄ！による一〇、８Ｘ２＝−１．６Ｖ でｌ、ＰＲＯＭセルＰＣの非破壊時のノードＮ２の電位
は、ダイオードＤｌ 、Ｄ２ ＋ Ｄ４による−”
０．８Ｘ３＝−２，４Ｖ で１）、ＰＲＯＭセルＰＣの破壊時のノードＮ２の電位
は、セルＰＣのダイオード１段分 −Ｏ，Ｓ Ｖ である。ただし、抵抗Ｒ３による電圧降下を無視する。
ードＤ！ 、Ｄ！による一〇、８Ｘ２＝−１．６Ｖ でｌ、ＰＲＯＭセルＰＣの非破壊時のノードＮ２の電位
は、ダイオードＤｌ 、Ｄ２ ＋ Ｄ４による−”
０．８Ｘ３＝−２，４Ｖ で１）、ＰＲＯＭセルＰＣの破壊時のノードＮ２の電位
は、セルＰＣのダイオード１段分 −Ｏ，Ｓ Ｖ である。ただし、抵抗Ｒ３による電圧降下を無視する。
このようにして、ＰＲＯＭセルＰＣの非書込み −。
時には、
ノードＮ１ ニー１，６Ｖ
ノードＮ ２ ニー２．４ Ｖ
となって、第１図の回路と同様に、不良アドレス信号Ａ
ｉＲの電位はハイレベルとなシ、他方、ＰＲＯＭセルｐ
ｃの書込み時には。
ｉＲの電位はハイレベルとなシ、他方、ＰＲＯＭセルｐ
ｃの書込み時には。
ノードＮ＊ニー１．６Ｖ
ノードＮｓ ： ０．８Ｖ
となって、第１図の回路と同様に、不良アドレス信号Ａ
ＩＲの電位はローレペ・ルとなる。
ＩＲの電位はローレペ・ルとなる。
なお、第５図の回路の書込み動作は第１図の回路の書込
み動作と同一である。
み動作と同一である。
第６図は本発明に係る情報記憶装置の第４の実施例を示
す回路図である。第６図においては、ノードＮ１の電位
を決定する回路とＰＲＯＭセルＰＣの非破壊時のノード
Ｎ２の電位を決定するための回路とを分離するために、
３段のダイオードＤ１′。
す回路図である。第６図においては、ノードＮ１の電位
を決定する回路とＰＲＯＭセルＰＣの非破壊時のノード
Ｎ２の電位を決定するための回路とを分離するために、
３段のダイオードＤ１′。
Ｄ２′が付加されている。しかし、第６図の回路動作は
第５図の回路動作と同様である。
第５図の回路動作と同様である。
このように、第５図および第６図の回路においても、ノ
ードＮ１の基準電位に対してノードＮ２の電位は、ＰＲ
ＯＭセルｐｃの書込み（破壊）の有無に応じてダイオー
ド１段分に相当する電位だけ上昇もしくは下降する。そ
して、このようなダイオード１段分に相当する論理振幅
が次段のトランジスタＱ２ ｔＱｓ ｅＱ＜ によ
って読出される。
ードＮ１の基準電位に対してノードＮ２の電位は、ＰＲ
ＯＭセルｐｃの書込み（破壊）の有無に応じてダイオー
ド１段分に相当する電位だけ上昇もしくは下降する。そ
して、このようなダイオード１段分に相当する論理振幅
が次段のトランジスタＱ２ ｔＱｓ ｅＱ＜ によ
って読出される。
第１図、第４図、第５図、もしくは第６図の回路の出力
ＡｉＲは第２図のアドレス比較回路７に供給される。ア
ドレス比較回路７は、その詳細を第７図に示すように、
８個の排他的論理オア回路ＥＯＲ６＋ ＥＯＪ ＋ ”
’ ＠ ＥＯＲ７＋およびノア回路ＮＯＲよシ構成され
ている。つまり、アドレス信号Ａ０゜Ａ１１・・・、Ａ
７と不良アドレス信号Ａ。ｎ ＊ Ａｌａ ｅ・・・。
ＡｉＲは第２図のアドレス比較回路７に供給される。ア
ドレス比較回路７は、その詳細を第７図に示すように、
８個の排他的論理オア回路ＥＯＲ６＋ ＥＯＪ ＋ ”
’ ＠ ＥＯＲ７＋およびノア回路ＮＯＲよシ構成され
ている。つまり、アドレス信号Ａ０゜Ａ１１・・・、Ａ
７と不良アドレス信号Ａ。ｎ ＊ Ａｌａ ｅ・・・。
Ａ７Ｒとが完全に一致すると、排他的論理オア回路ＥＯ
Ｒ６＋ ＥＯＲｌ 、 −、ＥＯＲ７の各出力Ｓｏ 、
Ｓ、。
Ｒ６＋ ＥＯＲｌ 、 −、ＥＯＲ７の各出力Ｓｏ 、
Ｓ、。
・・・、Ｓ７がローレベルとなシ、この結果、ノア回路
ＮＯＲの出力５ｏｕｔがハイレベルとなシ、ドライバ８
が駆動され、同時にワードドライバ５がディセーブルに
される。他方、アドレス信号ＡＯ＋ＡＩ＋・・・、Ａ７
と不良アドレス信号ＡＯＲｅ ＡＩＢ ＋・・・。
ＮＯＲの出力５ｏｕｔがハイレベルとなシ、ドライバ８
が駆動され、同時にワードドライバ５がディセーブルに
される。他方、アドレス信号ＡＯ＋ＡＩ＋・・・、Ａ７
と不良アドレス信号ＡＯＲｅ ＡＩＢ ＋・・・。
Ａ７Ｒとが１ビツトでも不一致であれば、排他的論理オ
ア回路ＥＯＲ，、ＥＯＲ，、−、ＦＯＲ？の出力ｓｏ
ｅＳ１＋・・・、ＳＴの少なくとも１つがハイレベルと
なシ、この結果オア回路ＮＯＲの出力５ｏｕｔがローレ
ベルとなシ、ドライバ８がディセーブルにされ、同時に
ワードドライバ５がイネーブルにされる。
ア回路ＥＯＲ，、ＥＯＲ，、−、ＦＯＲ？の出力ｓｏ
ｅＳ１＋・・・、ＳＴの少なくとも１つがハイレベルと
なシ、この結果オア回路ＮＯＲの出力５ｏｕｔがローレ
ベルとなシ、ドライバ８がディセーブルにされ、同時に
ワードドライバ５がイネーブルにされる。
なお、第１図、第４図におけるダイオードＤｌ〜Ｄ３の
段数を４以上にもなし得るが、第４図においては、ダイ
オードＤ１〜Ｄ３の段数を増加させたときＫはダイオー
ドＤ１′〜Ｄ３′の段数も増加させる必要がある。同様
に、第５図、第６図におけるダイオードＤＩ＋Ｉ）２の
段数を３以上にもなし得るが、第６図においては、ダイ
オードＤｌｅＤ２の段数を増加させたときにはダイオー
ドｐｌ／。
段数を４以上にもなし得るが、第４図においては、ダイ
オードＤ１〜Ｄ３の段数を増加させたときＫはダイオー
ドＤ１′〜Ｄ３′の段数も増加させる必要がある。同様
に、第５図、第６図におけるダイオードＤＩ＋Ｉ）２の
段数を３以上にもなし得るが、第６図においては、ダイ
オードＤｌｅＤ２の段数を増加させたときにはダイオー
ドｐｌ／。
Ｄ２′の段数も増加させる必要がある。
発明の詳細
な説明したように本発明に係る情報記憶装置によれば、
書込まれた情報に応じた論理振幅をダイオードの段数に
よって規定してあシ、このような装置はバイポーラトラ
ンジスタによるＲＡＭの冗長回路における不良アドレス
を記憶するためのアドレス記憶回路の構成に役立つもの
である口
書込まれた情報に応じた論理振幅をダイオードの段数に
よって規定してあシ、このような装置はバイポーラトラ
ンジスタによるＲＡＭの冗長回路における不良アドレス
を記憶するためのアドレス記憶回路の構成に役立つもの
である口
第１図は本発明に係る情報記憶装置の第１の実施例を示
す回路図、第２図は最近提案された冗長構成付のバイポ
ーラトランジスタによるＲＡＭ（Ｄ全体構成図、第３図
は第２図のアドレス記憶回路６の詳細なブロック回路図
、第４図、第５図、第６図は、それぞれ、本発明に係る
第２．第３．第４の実施例を示す回路図、第７図は嬉２
図のアドレス比較回路７の詳細な回路図である。 ６・・・アドレス記憶回路、Ａｉ・・・アドレス信号、
ＡｉＲ・・・不良アドレス信号、ｖｃｃ・・・Ｍｌの電
源（端子）、■・・・第２の電源（端子）、■、・・・
書込み電源（端子）、Ｄｌ 〜Ｄ４ ａ ＤＩ’ −Ｄ
３’ ｔ ＤＢ’ ”’ダイオード、Ｒ１・・・第１の
抵抗、Ｒ８・・・第２の抵抗、ＰＣ・・・ＰＲＯＭセル
、Ｑｌ・・・書込み用スイッチング素子、Ｑ２〜Ｑ４・
・・読出し手段。
す回路図、第２図は最近提案された冗長構成付のバイポ
ーラトランジスタによるＲＡＭ（Ｄ全体構成図、第３図
は第２図のアドレス記憶回路６の詳細なブロック回路図
、第４図、第５図、第６図は、それぞれ、本発明に係る
第２．第３．第４の実施例を示す回路図、第７図は嬉２
図のアドレス比較回路７の詳細な回路図である。 ６・・・アドレス記憶回路、Ａｉ・・・アドレス信号、
ＡｉＲ・・・不良アドレス信号、ｖｃｃ・・・Ｍｌの電
源（端子）、■・・・第２の電源（端子）、■、・・・
書込み電源（端子）、Ｄｌ 〜Ｄ４ ａ ＤＩ’ −Ｄ
３’ ｔ ＤＢ’ ”’ダイオード、Ｒ１・・・第１の
抵抗、Ｒ８・・・第２の抵抗、ＰＣ・・・ＰＲＯＭセル
、Ｑｌ・・・書込み用スイッチング素子、Ｑ２〜Ｑ４・
・・読出し手段。
Claims (1)
- 【特許請求の範囲】 １、第１の電源端子（Ｖ＿Ｃ＿Ｃ）、第２の電源端子（
Ｖ＿Ｅ＿Ｅ）、前記第１の電源端子と第１のノード（Ｎ
＿１）との間に順バイアス方向に接続された少なくとも
２段のダイオード（Ｄ＿１、Ｄ＿２）、前記第１のノー
ドと前記第２の電源端子との間に接続された電流源また
は抵抗、および前記第１の電源端子と前記第１のノード
との間に接続されたＰＲＯＭセル（ＰＣ）を具備し、該
ＰＲＯＭセルの書込みまたは非書込み状態に応じて第１
のノードよりハイまたはローの電位を出力するようにし
た情報記憶装置。 ２、第１の電源端子（Ｖ＿Ｃ＿Ｃ）、第２の電源端子（
Ｖ＿Ｅ＿Ｅ）、前記第１の電源端子と第１のノード（Ｎ
＿１）との間に順バイアス方向に接続された少なくとも
３段のダイオード（Ｄ＿１〜Ｄ＿３）、前記第１のノー
ドと前記第２の電源端子との間に接続された電流源また
は抵抗、および前記第１の電源端子と第１のノードとの
間に直列接続された順バイアス方向のダイオード（Ｄ＿
４）およびＰＲＯＭセル（ＰＣ）を具備し、該ＰＲＯＭ
セルの書込みまたは非書込み状態に応じて第１のノード
よりハイレベルまたはローレベルの電位を出力するよう
にした情報記憶装置。 ３、第１の電源端子（Ｖ＿Ｃ＿Ｃ）、第２の電源端子（
Ｖ＿ｎ）、書込み電源端子（Ｖ＿ｐ）、前記第１の電源
端子と第１のノード（Ｎ＿１）との間に順にバイアス方
向に接続された少なくとも３段のダイオード（Ｄ＿１〜
Ｄ＿３）、該第１のノードと前記第２の電源端子との間
に接続された第１の抵抗（Ｒ１）、前記第１のノードと
第２のノード（Ｎ＿２）との間に前記少なくとも３段の
ダイオードと同一導通方向に接続された１段のダイオー
ド（Ｄ＿４）、該第２のノードと前記第２の電源端子と
の間に接続された第２の抵抗（Ｒ＿２）、前記第１の電
源端子と前記書込み端子との間に逆バイアス方向に接続
された１段のダイオード（Ｄ＿５）、該書込み端子と前
記第２のノードとの間に接続された接合破壊型ＰＲＯＭ
セル（ＰＣ）、前記第２のノードと前記第２の電源端子
との間に接続された書込み用スイッチング素子（Ｑ＿１
）、および前記接合破壊型ＰＲＯＭセルの破壊の有無に
応じた前記第１、第２のノード電位差を検出して該ＰＲ
ＯＭセルのデータを読出すＰＲＯＭセル読出手段（Ｑ＿
２−Ｑ＿４）を具備する情報記憶装置。 ４、第１の電源端子（Ｖ＿Ｃ＿Ｃ）、第２の電源端子（
Ｖ＿ｎ）、書込み電源端子（Ｖ＿ｐ）、前記第１の電源
端子と第１のノード（Ｎ＿１）との間に順バイアス方向
に接続された少なくとも３段ダイオード（Ｄ＿１〜Ｄ＿
３）、該第１のノードと前記第２の電源端子との間に接
続された第１の抵抗（Ｒ＿１）、前記第１の電源端子と
第２のノードとの間に順バイアス方向に接続された少な
くとも４段のダイオード（Ｄ＿１′〜Ｄ＿３′、Ｄ＿４
）、該第２のノードと前記第２の電源端子との間に接続
された第２の抵抗（Ｒ＿２）、前記第１の電源端子と前
記書込み端子との間に逆バイアス方向に接続された１段
のダイオード（Ｄ＿５）、該書込み端子と前記第２のノ
ードとの間に接続された接合破壊型ＰＲＯＭセル（ＰＣ
）前記第２のノードと前記第２の電源端子との間に接続
された書込み用スイッチング素子（Ｑ＿１）、および前
記接合破壊型ＰＲＯＭセルの破壊の有無に応じた前記第
１、第２のノード電位差を検出して該ＰＲＯＭセルのデ
ータを読出すＰＲＯＭセル脱出手段（Ｑ＿２−Ｑ＿４）
を具備する情報記憶装置。 ５、第１の電源端子（Ｖ＿Ｃ＿Ｃ）、第２の電源端子（
Ｖ＿ｎ）、書込み電源端子（Ｖ＿ｐ）、前記第１の電源
端子と第１のノード（Ｎ＿１）との間に順バイアス方向
に接続された少なくとも２段のダイオード（Ｄ＿１、Ｄ
＿２）、該第１のノードと前記第２の電源端子との間に
接続された第１の抵抗（Ｒ＿１）、前記第１のノードと
第２のノード（Ｎ＿２）との間に前記少なくとも２段の
ダイオードと同一導通方向に接続された１段のダイオー
ド（Ｄ＿４）、該第２のノードと前記第２の電源端子と
の間に接続された第２の抵抗（Ｒ＿２）、前記第１の電
源端子と前記書込み端子との間に接続された第３の抵抗
（Ｒ＿３）、該書込み端子と前記第２のノードとの間に
接続された接合破壊型ＰＲＯＭセル（ＰＣ）、前記第２
のノードと前記第２の電源端子との間に接続された書込
み用スイッチング素子（Ｑ＿１）、および前記接合破壊
型ＰＲＯＭセルの破壊の有無に応じた前記第１、第２の
ノード電位差を検出して該ＰＲＯＭセルのデータを読出
すＰＲＯＭセル読出手段（Ｑ＿２−Ｑ＿４）を具備する
情報記憶装置。 ６、第１の電源端子（Ｖ＿Ｃ＿Ｃ）、第２の電源端子（
Ｖ＿ｎ）、書込み電源端子（Ｖ＿ｐ）、前記第１の電源
端子と第１のノード（Ｎ＿１）との間に順バイアス方向
に接続された少なくとも２段のダイオード（Ｄ＿１、Ｄ
＿２）、該第１のノードと前記第２の電源端子との間に
接続された第１の抵抗（Ｒ＿１）、前記第１の電源端子
と第２のノードとの間に順バイアス方向に接続された少
なくとも３段のダイオード（Ｄ＿１′、Ｄ＿２′、Ｄ＿
４）、該第２のノードと前記第２の電源端子との間に接
続された第２の抵抗（Ｒ＿２）、前記第１の電源端子と
前記書込み端子との間に接続された第３の抵抗（Ｒ＿３
）、該書込み端子と前記第２のノードとの間に接続され
た接合破壊型ＰＲＯＭ（ＰＣ）、前記第２のノードと前
記第２の電源端子との間に接続された書込み用スイッチ
ング素子（Ｑ＿１）、および前記接合破壊型ＰＲＯＭセ
ルの破壊の有無に応じた前記第１、第２のノード電位差
を検出して該ＰＲＯＭセルのデータを読出すＰＲＯＭセ
ル読出手段（Ｑ＿２−Ｑ＿４）を具備する情報記憶装置
。
Priority Applications (13)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218707A JPS61100000A (ja) | 1984-10-19 | 1984-10-19 | 情報記憶装置 |
| US06/788,458 US4745582A (en) | 1984-10-19 | 1985-10-17 | Bipolar-transistor type random access memory device having redundancy configuration |
| US06/788,567 US4744060A (en) | 1984-10-19 | 1985-10-17 | Bipolar-transistor type random access memory having redundancy configuration |
| US06/788,587 US4796233A (en) | 1984-10-19 | 1985-10-17 | Bipolar-transistor type semiconductor memory device having redundancy configuration |
| KR1019850007704A KR900008658B1 (ko) | 1984-10-19 | 1985-10-18 | 용장서 구조를 갖춘 반도체 메모리 장치 |
| DE8585307560T DE3585015D1 (de) | 1984-10-19 | 1985-10-18 | Bipolarer transistor-direktzugriffsspeicher mit redundanzkonfiguration. |
| KR1019850007703A KR900008659B1 (ko) | 1984-10-19 | 1985-10-18 | 용장성 구조를 갖춘 바이폴러 트랜지스터형 랜덤 액세스 메모리 |
| EP85307561A EP0178949B1 (en) | 1984-10-19 | 1985-10-18 | Bipolar-transistor type semiconductor memory device having a redundancy configuration |
| DE8585307561T DE3585201D1 (de) | 1984-10-19 | 1985-10-18 | Bipolares transistorhalbleiterspeichergeraet mit einer redundanzkonfiguration. |
| EP85307560A EP0178948B1 (en) | 1984-10-19 | 1985-10-18 | Bipolar-transistor random access memory having a redundancy configuration |
| EP85307562A EP0178950B1 (en) | 1984-10-19 | 1985-10-18 | Bipolar-transistor type random access memory device having a redundancy configuration |
| DE8585307562T DE3585016D1 (de) | 1984-10-19 | 1985-10-18 | Bipolares transistor-direktzugriffsspeichergeraet mit einer redundanzkonfiguration. |
| KR1019850007732A KR900007997B1 (ko) | 1984-10-19 | 1985-10-19 | 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218707A JPS61100000A (ja) | 1984-10-19 | 1984-10-19 | 情報記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61100000A true JPS61100000A (ja) | 1986-05-19 |
| JPH0322679B2 JPH0322679B2 (ja) | 1991-03-27 |
Family
ID=16724161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59218707A Granted JPS61100000A (ja) | 1984-10-19 | 1984-10-19 | 情報記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100000A (ja) |
-
1984
- 1984-10-19 JP JP59218707A patent/JPS61100000A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322679B2 (ja) | 1991-03-27 |
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