JPS61102045A - バイポ−ラ型半導体装置の製造方法 - Google Patents
バイポ−ラ型半導体装置の製造方法Info
- Publication number
- JPS61102045A JPS61102045A JP59223054A JP22305484A JPS61102045A JP S61102045 A JPS61102045 A JP S61102045A JP 59223054 A JP59223054 A JP 59223054A JP 22305484 A JP22305484 A JP 22305484A JP S61102045 A JPS61102045 A JP S61102045A
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- JP
- Japan
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- oxide film
- layer
- buried
- forming
- isolation
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はバイポーラ型半導体装置の製造方法に関する。
埋込拡散層を有するバイポーラ型半導体装置の素子領域
間の耐圧向上および素子密度の向上を行うことに関する
ものである。
間の耐圧向上および素子密度の向上を行うことに関する
ものである。
（従来の技術）
従来のバイポーラ型半導体装置の代表的な製造方法を、
第２図（ａ）〜第２図（ｆ）の断面図を用いて説明する
。
第２図（ａ）〜第２図（ｆ）の断面図を用いて説明する
。
まず第２図（、）に示すようにＰ型シリコン基板１に酸
化膜２を形成し、選択拡散を行うための窓３をフォトリ
ソ技術で形成する。
化膜２を形成し、選択拡散を行うための窓３をフォトリ
ソ技術で形成する。
次に第２図（ｂ）に示すように窓３からＰ型／リコン基
板１に高濃度のＮ型不純物を拡散して、埋込層４ ａ
＋ ４ ｂを形成する。また酸化膜５は、Ｎ型不純物を
拡散するときに形成される膜である。
板１に高濃度のＮ型不純物を拡散して、埋込層４ ａ
＋ ４ ｂを形成する。また酸化膜５は、Ｎ型不純物を
拡散するときに形成される膜である。
この後第２図（ｃ）に示すように酸化膜５を除去して、
埋込層４ａ、Ｊｂ上を含むＰ型シリコン基板１の表面に
、Ｎ型不純物をドープしたエピタキシャル層６を形成す
る。
埋込層４ａ、Ｊｂ上を含むＰ型シリコン基板１の表面に
、Ｎ型不純物をドープしたエピタキシャル層６を形成す
る。
このエピタキシャル層６に酸化膜７を形成し、選択拡散
を行うだめの窓８を、埋込層４ａ、４ｂの両側に、フォ
） ＩＪソ技術で形成する（第２図（ｄ））。
を行うだめの窓８を、埋込層４ａ、４ｂの両側に、フォ
） ＩＪソ技術で形成する（第２図（ｄ））。
さらに第２図（、）に示すように窓８から、エピタキシ
ャル層６を貫通してＰ型シリコン基板へ到達するように
高濃度のＰ型不純物の拡散を行い、アイソレーション層
９を形成する。このアイソレーション層９により素子形
成領域６ ａ’と６ｂ′が形成され、各素子形成領域間
の分離が行なわれる。また、酸化膜１０は、Ｐ型不純物
の拡散のときに形成される膜である。
ャル層６を貫通してＰ型シリコン基板へ到達するように
高濃度のＰ型不純物の拡散を行い、アイソレーション層
９を形成する。このアイソレーション層９により素子形
成領域６ ａ’と６ｂ′が形成され、各素子形成領域間
の分離が行なわれる。また、酸化膜１０は、Ｐ型不純物
の拡散のときに形成される膜である。
最後に第２図（ｆ）に示すように素子形成領域６ａ′。
６ ｂ’に、ｎｐｎトランジスタを形成する場合、Ｐ型
不純物の拡散を行い、ベース領域１０を形成し、次にＮ
ｕ不純物の拡散を行い、エミッタ領域およびコレクタ領
域に虻拡散層１ノを形成する。そして酸化膜１３上に各
拡散層とコンタクトをとるための窓をあけ、配線層１２
を形成する。
不純物の拡散を行い、ベース領域１０を形成し、次にＮ
ｕ不純物の拡散を行い、エミッタ領域およびコレクタ領
域に虻拡散層１ノを形成する。そして酸化膜１３上に各
拡散層とコンタクトをとるための窓をあけ、配線層１２
を形成する。
さて、前述しだ埋込層は、パイ？−ラ素子の低いコレク
タ直列抵抗を得るために必要である。この埋込層は、酸
化膜を使用した選択拡散で形成される。この埋込層拡散
中に、酸化膜でおおわれていない部分のシリコンが酸化
されるために、第３図（、）に図示するように埋込層の
部分に高さ１０００〜８０００Ｘのステップ面で境界が
作られた浅い平底のくぼみが形成される。
タ直列抵抗を得るために必要である。この埋込層は、酸
化膜を使用した選択拡散で形成される。この埋込層拡散
中に、酸化膜でおおわれていない部分のシリコンが酸化
されるために、第３図（、）に図示するように埋込層の
部分に高さ１０００〜８０００Ｘのステップ面で境界が
作られた浅い平底のくぼみが形成される。
このステップ面は、後続するアイソレーション領域形成
の７オトリソエ程のマスク合わせに必要なものである。
の７オトリソエ程のマスク合わせに必要なものである。
次に、このステップ面を含むシリコン基板の表面上にエ
ピタキシャル層を形成すると、このステップ面もエピタ
キシャル表面に写しとられる。しかし、このステップ面
があるために、エピタキシャル成長において、ステップ
面上で成長速度にちがいが起る。このために、パターン
・シフトとよばれる現象が起こシ、第３図（ｂ）に示す
ように、エピタキシャル成長後のステ、７°面Ｂは、埋
込層拡散で形成されたステップ面Ａの位置とは、違った
位置に形成される。このような・２ターン・ ゛シ
フト現象は、例えば、雑誌５ｏｌｉｄ ５ｔａｔｅ ｔ
ｅｃｈ−ｎｏｌｏｇｙ／日本版、Ｊａｎｕａｒｙ １９
８２、Ｓ、Ｐ、Ｗｅｅｋｓ「（１１１）および（１００
）シリコン上ノＣｖＤエピタキシーにおける／ぐターン
シフトとパターン歪」６１〜６８頁に詳しい。
ピタキシャル層を形成すると、このステップ面もエピタ
キシャル表面に写しとられる。しかし、このステップ面
があるために、エピタキシャル成長において、ステップ
面上で成長速度にちがいが起る。このために、パターン
・シフトとよばれる現象が起こシ、第３図（ｂ）に示す
ように、エピタキシャル成長後のステ、７°面Ｂは、埋
込層拡散で形成されたステップ面Ａの位置とは、違った
位置に形成される。このような・２ターン・ ゛シ
フト現象は、例えば、雑誌５ｏｌｉｄ ５ｔａｔｅ ｔ
ｅｃｈ−ｎｏｌｏｇｙ／日本版、Ｊａｎｕａｒｙ １９
８２、Ｓ、Ｐ、Ｗｅｅｋｓ「（１１１）および（１００
）シリコン上ノＣｖＤエピタキシーにおける／ぐターン
シフトとパターン歪」６１〜６８頁に詳しい。
次に、酸化膜を使用した選択拡散によシアイソレーショ
ン領域の形成を行うが、このアイソレーション領域形成
の７オトリソの合わせは、エピタキシャル表面に形成さ
れたステップ面Ｂで行う。
ン領域の形成を行うが、このアイソレーション領域形成
の７オトリソの合わせは、エピタキシャル表面に形成さ
れたステップ面Ｂで行う。
実際の埋込層は、パターン・シフトによりステップ面Ｂ
とは異った位置にあるためアイソレーション領域の拡散
を行うと、第２図（ｃ）に示すようになり、埋込層とア
イソレーション層がぶつかる（丸印Ａ部）。
とは異った位置にあるためアイソレーション領域の拡散
を行うと、第２図（ｃ）に示すようになり、埋込層とア
イソレーション層がぶつかる（丸印Ａ部）。
（発明が解決しようとする問題点）
このため、各素子形成領域間の耐圧が著しく低下する。
素子の集積度を向上させるため、埋込層とアイソレーシ
ョン層の間隔を、小さくして素子を形成した場合、この
耐圧低下が顕著になる。また、この耐圧低下をふせぐた
めに、埋込層とアイソレーション、層の間隔を大きくし
て素子を形成した場合、素子の集積度が低下するという
問題点を生ずる。
ョン層の間隔を、小さくして素子を形成した場合、この
耐圧低下が顕著になる。また、この耐圧低下をふせぐた
めに、埋込層とアイソレーション、層の間隔を大きくし
て素子を形成した場合、素子の集積度が低下するという
問題点を生ずる。
（問題点を解決するための手段）
本発明はシリコン基板の埋込層形成面と逆の基板面にア
イソレーション領域形成のための合せマークのパ・ター
ンを形成し、この合せマークでアイソレーション領域の
マスク合せを行い埋込層形成面にアイソレーション領域
の・母ターンを形成し、アイソレーション層の拡散によ
り素子分離を行うようにしたものである。
イソレーション領域形成のための合せマークのパ・ター
ンを形成し、この合せマークでアイソレーション領域の
マスク合せを行い埋込層形成面にアイソレーション領域
の・母ターンを形成し、アイソレーション層の拡散によ
り素子分離を行うようにしたものである。
（作用）
かかる製造方法によシ・ぞターン・シフトの問題を回避
することができ、埋込拡散層を有するバイポーラ型半導
体装置の素子領域間の耐圧向上およ′び素子密度の向上
を行うことが可能となる。
することができ、埋込拡散層を有するバイポーラ型半導
体装置の素子領域間の耐圧向上およ′び素子密度の向上
を行うことが可能となる。
（実施例）
本発明のバイポーラ型半導体装置の製造方法の一実施例
を、第１図（ａ）〜（ｅ）の断面図を用いて説明する。
を、第１図（ａ）〜（ｅ）の断面図を用いて説明する。
Ｐ型シリコン基板１に３０００Ｘ〜１００ＯＯＸの厚さ
の酸化膜を形成する。ここで、埋込層を酸化膜を使用し
た選択拡散によ多形成する面の酸化膜を、酸化膜２、後
に述べるアイソレーション領域の合わせに使廟する合せ
マークを形成するシリコン基板の他面の酸化膜を、酸化
膜１５とする。このシリコン基板の両面の酸化膜２，１
５にレノストをコーティングして、酸化膜２，１５に同
時にレノスト・パターンを形成できるアライナ−を使用
して、・ぞターンニングを行い両面の酸化膜２，１５の
エツチングを行ったものを第１図（ａ）に示す。窓３は
、埋込層形成用であシ窓１６は、アイソレーション領域
のマスク合わせに使用する合わせマーク用である。次に
、第１図（ｂ）に示すように、Ｐ型ンリコン基板１に窓
３から、アンチモン（Ｓｂ）ｚリケードガラスを使用し
た高濃度のＮ型不純物を拡散して、埋込層４ａ、４ｂを
形成する。また酸化膜５，１７は、Ｎ型不純物を拡散す
るときに形成される膜である。次に、第１図（ｃ）に示
すように酸化膜５，１７を除去して、埋込層４ａ 、４
ｂを含む側のＰ型シリコン基板１の表面（Ａ面）に、Ｎ
型不純物をドープしたエピタキシャル層６を、厚さ５μ
ｍ〜２０μｍ形成する。次に、エピタキシャル層６に厚
さ２０００〜１００ＯＯＸの酸化膜７を形成し、アイソ
レーション領域形成のための窓８を、埋込層４ａ 、４
ｂの両側に形成する。この窓の形成方法は、エピタキシ
ャル層６上の酸化膜７のみに、レジストをコーティング
し、埋込層の・セターンニングに使用したアライナ−で
、エピタキシャル層が形成されているＡ面と逆のＰ型シ
リコン基板の表面（Ｂ面）に形成されているアイソレー
ション領域マスク合わせ用合わせマークで、アイソレー
ション領域形成のマスク合わせをして、Ａ面だけにレノ
スト・パターンを形成する。この場合、Ａ面において、
アイソレーション領域形成の合わせは行なわない。この
後、酸化膜７のエツチングを行い、窓８を形成したもの
を、第１図（ｄ）に示す。
の酸化膜を形成する。ここで、埋込層を酸化膜を使用し
た選択拡散によ多形成する面の酸化膜を、酸化膜２、後
に述べるアイソレーション領域の合わせに使廟する合せ
マークを形成するシリコン基板の他面の酸化膜を、酸化
膜１５とする。このシリコン基板の両面の酸化膜２，１
５にレノストをコーティングして、酸化膜２，１５に同
時にレノスト・パターンを形成できるアライナ−を使用
して、・ぞターンニングを行い両面の酸化膜２，１５の
エツチングを行ったものを第１図（ａ）に示す。窓３は
、埋込層形成用であシ窓１６は、アイソレーション領域
のマスク合わせに使用する合わせマーク用である。次に
、第１図（ｂ）に示すように、Ｐ型ンリコン基板１に窓
３から、アンチモン（Ｓｂ）ｚリケードガラスを使用し
た高濃度のＮ型不純物を拡散して、埋込層４ａ、４ｂを
形成する。また酸化膜５，１７は、Ｎ型不純物を拡散す
るときに形成される膜である。次に、第１図（ｃ）に示
すように酸化膜５，１７を除去して、埋込層４ａ 、４
ｂを含む側のＰ型シリコン基板１の表面（Ａ面）に、Ｎ
型不純物をドープしたエピタキシャル層６を、厚さ５μ
ｍ〜２０μｍ形成する。次に、エピタキシャル層６に厚
さ２０００〜１００ＯＯＸの酸化膜７を形成し、アイソ
レーション領域形成のための窓８を、埋込層４ａ 、４
ｂの両側に形成する。この窓の形成方法は、エピタキシ
ャル層６上の酸化膜７のみに、レジストをコーティング
し、埋込層の・セターンニングに使用したアライナ−で
、エピタキシャル層が形成されているＡ面と逆のＰ型シ
リコン基板の表面（Ｂ面）に形成されているアイソレー
ション領域マスク合わせ用合わせマークで、アイソレー
ション領域形成のマスク合わせをして、Ａ面だけにレノ
スト・パターンを形成する。この場合、Ａ面において、
アイソレーション領域形成の合わせは行なわない。この
後、酸化膜７のエツチングを行い、窓８を形成したもの
を、第１図（ｄ）に示す。
次に、第１図（、）に示すように窓８から、エピタキシ
ャル層６を貫通してＰ型シリコンへ到達するように高濃
度のＰ型不純物の拡散を行い、アイソレーション層９を
形成する。このアイソレーション層９によシ、素子形成
領域６ ａ’と６ ｂ’が形成され、各素子形成領域間
の分離が行なわれる。また、酸化膜１３は、Ｐ型不純物
の拡散のときに形成される膜である。この後の工程は、
従来技術と同様な工程でｎｐｎ トランジスタを形成す
ればよいので、省略する。
ャル層６を貫通してＰ型シリコンへ到達するように高濃
度のＰ型不純物の拡散を行い、アイソレーション層９を
形成する。このアイソレーション層９によシ、素子形成
領域６ ａ’と６ ｂ’が形成され、各素子形成領域間
の分離が行なわれる。また、酸化膜１３は、Ｐ型不純物
の拡散のときに形成される膜である。この後の工程は、
従来技術と同様な工程でｎｐｎ トランジスタを形成す
ればよいので、省略する。
（発明の効果）
本発明のバイポーラ型半導体装置の製造方法によれば、
第４図（、）に示すように、埋込層形成時に形成される
高さ１０００〜８０００Ｘのステップ面で境界が作られ
た浅い平底のくぼみを、埋込層拡散面（ステップ面Ａ）
とアイソレーション領域形成時のフォトリン工程のマス
ク合わせに使用する合わせマーク面（ステップ面Ｃ）と
を別面に形成する。つまシ、ステ、プ面Ａを、シリコン
基板の表面とすれば、ステ、プ面Ｃは、シリコン基板の
裏面となる。次に、エピタキシャル成長を行うが、従来
例の第２図（ｂ）に示したように実際の埋込層はパター
ン・シフトによりステップ面Ｂとは異った位置にくる。
第４図（、）に示すように、埋込層形成時に形成される
高さ１０００〜８０００Ｘのステップ面で境界が作られ
た浅い平底のくぼみを、埋込層拡散面（ステップ面Ａ）
とアイソレーション領域形成時のフォトリン工程のマス
ク合わせに使用する合わせマーク面（ステップ面Ｃ）と
を別面に形成する。つまシ、ステ、プ面Ａを、シリコン
基板の表面とすれば、ステ、プ面Ｃは、シリコン基板の
裏面となる。次に、エピタキシャル成長を行うが、従来
例の第２図（ｂ）に示したように実際の埋込層はパター
ン・シフトによりステップ面Ｂとは異った位置にくる。
このステップ面Ｂに、アイソレーション領域のマスク合
わせを行いアイソレーション拡散を行うと、第４図（ｂ
）に示すように、埋込層とアイソレーション層（点線斜
線部分）がぶつかる（従来例）。しかし、ステップ面Ｃ
の合わせマークで合わせを行い、アイソレーション領域
を形成してアイソレーション拡散を行うと、第４図（ｂ
）に示すように埋込層とアイソレーション層（実線斜線
部分）はぶつからない。よって、本発明によれば、各素
子形成領域間の耐圧が低下しない。次に、本発明の製造
方法と従来の製造方法で形成した素子形成領域間の耐圧
の測定例を第５図に示す。
わせを行いアイソレーション拡散を行うと、第４図（ｂ
）に示すように、埋込層とアイソレーション層（点線斜
線部分）がぶつかる（従来例）。しかし、ステップ面Ｃ
の合わせマークで合わせを行い、アイソレーション領域
を形成してアイソレーション拡散を行うと、第４図（ｂ
）に示すように埋込層とアイソレーション層（実線斜線
部分）はぶつからない。よって、本発明によれば、各素
子形成領域間の耐圧が低下しない。次に、本発明の製造
方法と従来の製造方法で形成した素子形成領域間の耐圧
の測定例を第５図に示す。
この例は、エピタキシャル層の厚さが１６μｍである。
第５図は、縦軸に素子形成領域間の耐圧、横軸に埋込層
とアイソレーション層の間隔（第４図（ｂ）参照）とな
っている。例えば、素子形成領域間の耐圧をＳＯＶとす
ると、従来例では、埋込層とアイソレーション層の間隔
が２３μｍ必要になるのに対し、本発明例では、埋込層
とアイソレーション層の間隔が１１μｍですむことにな
る。第６図は埋込層とアイソレーション層の平面的な関
係を示す図である。第６図に示すように、本発明例では
、従来例の素子形成領域の面積を約１／３にすることが
できる。このように、本発明の製造方法によれば、従来
より、素子形成領域が著しく小さくなり、バイポーラ型
半導体装置の集積度が向上する。
とアイソレーション層の間隔（第４図（ｂ）参照）とな
っている。例えば、素子形成領域間の耐圧をＳＯＶとす
ると、従来例では、埋込層とアイソレーション層の間隔
が２３μｍ必要になるのに対し、本発明例では、埋込層
とアイソレーション層の間隔が１１μｍですむことにな
る。第６図は埋込層とアイソレーション層の平面的な関
係を示す図である。第６図に示すように、本発明例では
、従来例の素子形成領域の面積を約１／３にすることが
できる。このように、本発明の製造方法によれば、従来
より、素子形成領域が著しく小さくなり、バイポーラ型
半導体装置の集積度が向上する。
また、素子形成領域の面積を同じとした場合、つまシ第
５図において埋込層とアイソレーション層の間隔を１８
μｍとすると、従来例では、素子形成領域間の耐圧が３
５Ｖになるのに対し、本発明例では、耐圧が１２０ｖに
なる。本発明例では、従来例の素子形成領域間の耐圧の
約３．５倍となる。
５図において埋込層とアイソレーション層の間隔を１８
μｍとすると、従来例では、素子形成領域間の耐圧が３
５Ｖになるのに対し、本発明例では、耐圧が１２０ｖに
なる。本発明例では、従来例の素子形成領域間の耐圧の
約３．５倍となる。
このように、本発明の製造方法によれば、従来例より素
子形成領域間の耐圧が著しく向上する。
子形成領域間の耐圧が著しく向上する。
以上のように、本発明によれば、バイポーラ型半導体装
置の素子の集積度および素子形成領域間の耐圧を著しく
向上させることができる。
置の素子の集積度および素子形成領域間の耐圧を著しく
向上させることができる。
第１図（、）〜（、）は、本発明の一実施例を示す工程
断面図、第２図（ａ）〜（ｆ）は従来のバイポーラ型半
導体装置の製造方法を示す工程断面図、第３図（、）〜
（ｃ）はパターン・シフトを示す工程断面図、第４図は
本発明の効果を示す工程断面図、第５図は本発明例と従
来例の素子形成領域の耐圧を示す説明図、第６図は本発
明例と従来例の埋込層とアイソレーション層の平面的な
関係を示す説明図である。 １・・・シリコン基板、２．５，７，１０，１３゜１５
．１７・・・酸化膜、３．８．１６・・・窓、４ａ。 ４ｂ・・・埋込層、６ａ’ ＋ ６ ｂ’・・・素子形
成領域、９・・アイソレーション層。 特許出願人 沖電気工業株式会社 第１図 第１図 第２図 第３図＋０１ 第３図（ｂ） 第３図（Ｃ） スデ、プ命Ｃ 第５図 理込曇（７＋・ルーラ１ン看句喝七卆 （）Ｊｍｌ第６
図 従東価１ （ 昭和 年 月 日
断面図、第２図（ａ）〜（ｆ）は従来のバイポーラ型半
導体装置の製造方法を示す工程断面図、第３図（、）〜
（ｃ）はパターン・シフトを示す工程断面図、第４図は
本発明の効果を示す工程断面図、第５図は本発明例と従
来例の素子形成領域の耐圧を示す説明図、第６図は本発
明例と従来例の埋込層とアイソレーション層の平面的な
関係を示す説明図である。 １・・・シリコン基板、２．５，７，１０，１３゜１５
．１７・・・酸化膜、３．８．１６・・・窓、４ａ。 ４ｂ・・・埋込層、６ａ’ ＋ ６ ｂ’・・・素子形
成領域、９・・アイソレーション層。 特許出願人 沖電気工業株式会社 第１図 第１図 第２図 第３図＋０１ 第３図（ｂ） 第３図（Ｃ） スデ、プ命Ｃ 第５図 理込曇（７＋・ルーラ１ン看句喝七卆 （）Ｊｍｌ第６
図 従東価１ （ 昭和 年 月 日
Claims (1)
- シリコン基板の両面に酸化膜を形成する工程と、該酸
化膜の一面に埋込層領域のパターンを形成する工程と、
該酸化膜の他面にアイソレーション領域形成のための合
せマークのパターンを形成する工程と、このパターンに
より前記基板に埋込層拡散を行う工程と、埋込層拡散を
行ったシリコン基板の面にエピタキシャル成長を行う工
程と、該エピタキシャル成長面に酸化膜を形成する工程
と、前記アイソレーション領域形成のための合せマーク
によりマスク合せを行い前記エピタキシャル成長面の酸
化膜にアイソレーション領域のパターンを形成する工程
と、このパターンにより前記エピタキシャル層にアイソ
レーション層拡散を行う工程とからなるバイポーラ型半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223054A JPS61102045A (ja) | 1984-10-25 | 1984-10-25 | バイポ−ラ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223054A JPS61102045A (ja) | 1984-10-25 | 1984-10-25 | バイポ−ラ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61102045A true JPS61102045A (ja) | 1986-05-20 |
Family
ID=16792110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59223054A Pending JPS61102045A (ja) | 1984-10-25 | 1984-10-25 | バイポ−ラ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61102045A (ja) |
-
1984
- 1984-10-25 JP JP59223054A patent/JPS61102045A/ja active Pending
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