JPS61102072A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JPS61102072A JPS61102072A JP59224763A JP22476384A JPS61102072A JP S61102072 A JPS61102072 A JP S61102072A JP 59224763 A JP59224763 A JP 59224763A JP 22476384 A JP22476384 A JP 22476384A JP S61102072 A JPS61102072 A JP S61102072A
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- junction
- electrode
- hemt
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はヘテロ接合電界効果トランジスタに関するもの
であって、いわゆる高電子移動度トランジスタ（Ｈｉｇ
ｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓ
ｉｓｔｏｒ 。
であって、いわゆる高電子移動度トランジスタ（Ｈｉｇ
ｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓ
ｉｓｔｏｒ 。
ＨＥＭＴ）に適用して最適なものである。
従来の技術
従来、この種のＨＥＭＴとして、例えば第７図及び第８
図に示すようなものが知られている。これらの第７図及
び第８図に示すＨＥＭＴにおいては、半絶縁性のＧａＡ
ｓ基板１上にアンドープのＧａＡｓ層２ （Ｅｇ＝１．
５ｅＶ ）が例えばＭＢＥ法によりエピタキシャル成長
され、さらにこのＧａＡｓ層２上に電子供給層としての
Ｓｉドープｎ型Ａ１１ｌ Ｇａ＋−ｘ Ａｓ（ｘ＝０．
３）層３ （Ｅｇ＝１．８ｅＶ ）がエピタキシャル成
長されている。そしてこれらのＧａＡｓ層２及びｎ型Ａ
ｌｘ Ｇａ＋−ｘ Ａｓ層３によってヘテロ接合４が形
成されている。またこのｎ型ＡｌｘＧａ、−ＸＡｓＡｓ
上には、例えばＴｉ／Ｐｔ／Ａｕから成るショットキー
ゲート電極５、例えばＡｕＧｅ／Ａｕから成るソース電
極６及びドレイン電極７がそれぞれ形成されている。な
お第８図に示すＨＥＭＴにおいては、ｎ型Ａ１１ｌ Ｇ
ａ＋−ＸＡｓ層３に設けられた溝３ａの底面にショット
キーゲート電°極５が形成されている（リセス構造）。
図に示すようなものが知られている。これらの第７図及
び第８図に示すＨＥＭＴにおいては、半絶縁性のＧａＡ
ｓ基板１上にアンドープのＧａＡｓ層２ （Ｅｇ＝１．
５ｅＶ ）が例えばＭＢＥ法によりエピタキシャル成長
され、さらにこのＧａＡｓ層２上に電子供給層としての
Ｓｉドープｎ型Ａ１１ｌ Ｇａ＋−ｘ Ａｓ（ｘ＝０．
３）層３ （Ｅｇ＝１．８ｅＶ ）がエピタキシャル成
長されている。そしてこれらのＧａＡｓ層２及びｎ型Ａ
ｌｘ Ｇａ＋−ｘ Ａｓ層３によってヘテロ接合４が形
成されている。またこのｎ型ＡｌｘＧａ、−ＸＡｓＡｓ
上には、例えばＴｉ／Ｐｔ／Ａｕから成るショットキー
ゲート電極５、例えばＡｕＧｅ／Ａｕから成るソース電
極６及びドレイン電極７がそれぞれ形成されている。な
お第８図に示すＨＥＭＴにおいては、ｎ型Ａ１１ｌ Ｇ
ａ＋−ＸＡｓ層３に設けられた溝３ａの底面にショット
キーゲート電°極５が形成されている（リセス構造）。
さらに上記ｎ型Ａ１． Ｇａｌ−ｘ Ａｓ層３及びＧａ
Ａｓ層２のうちの上記ソース電極６及びドレイン電極７
に対応する部分には、これらのソース電極６及びドレイ
ン電極７と上記ｎ型ＡＩＸ Ｇａ、−、Ａｓ層３及びＧ
ａＡｓ層２との合金層（または反応層）から成るソース
領域８及びドレイン領域９が形成されている。そしてこ
れらのショットキーゲート電極５、ソース電極６及びド
レイン電極７、ソース領域８及びドレイン領域９等によ
ってＨＥ Ｍ Ｔが構成されている。
Ａｓ層２のうちの上記ソース電極６及びドレイン電極７
に対応する部分には、これらのソース電極６及びドレイ
ン電極７と上記ｎ型ＡＩＸ Ｇａ、−、Ａｓ層３及びＧ
ａＡｓ層２との合金層（または反応層）から成るソース
領域８及びドレイン領域９が形成されている。そしてこ
れらのショットキーゲート電極５、ソース電極６及びド
レイン電極７、ソース領域８及びドレイン領域９等によ
ってＨＥ Ｍ Ｔが構成されている。
なおこの第７図及び第８図に示すＨＥＭＴにおいては、
ＧａＡｓ層２のうちのヘテロ接合４に隣接する部分に誘
起−される二次元電子ガス層１１の濃度をショットキー
ゲート電極５に印加されるゲート電圧によって制御する
ことにより、ドレイン電流を制御するようになっている
。またこれらのＨＥＭＴにおける二次元電子ガス層１１
の濃度ｎ８は、近値的に と表される。ここで、ｑは電子電荷の絶対値、Ｎはｎ型
ＡＩＸ Ｇａ１−ｘ Ａｓ層層中中ドナー濃度、ｄはそ
の厚さ、εはその誘電率、φ８はショットキー障壁の高
さ、ΔＥｃはヘテロ接合４におけるｎ型Ａ１． Ｇａｌ
−１ｌＡｓ層３とＧａＡｓ層２との間の伝導帯のエネル
ギー差を電位差で表した値、■、はゲート電圧である。
ＧａＡｓ層２のうちのヘテロ接合４に隣接する部分に誘
起−される二次元電子ガス層１１の濃度をショットキー
ゲート電極５に印加されるゲート電圧によって制御する
ことにより、ドレイン電流を制御するようになっている
。またこれらのＨＥＭＴにおける二次元電子ガス層１１
の濃度ｎ８は、近値的に と表される。ここで、ｑは電子電荷の絶対値、Ｎはｎ型
ＡＩＸ Ｇａ１−ｘ Ａｓ層層中中ドナー濃度、ｄはそ
の厚さ、εはその誘電率、φ８はショットキー障壁の高
さ、ΔＥｃはヘテロ接合４におけるｎ型Ａ１． Ｇａｌ
−１ｌＡｓ層３とＧａＡｓ層２との間の伝導帯のエネル
ギー差を電位差で表した値、■、はゲート電圧である。
なおｘ＝０．３の場合には、上記（Ａ）式の（）内のΔ
Ｅｃ二〇、３■、φｓ 二１．２ Ｖである。従って、
ノーマリ−・オフ型のＨＥＭＴの場合には、ｑＮｄ”
／２εは通常約０，９Ｖに設計される。またノーマリ−
・オン型のＨＥＭＴの場合には、ｎ３が最大となるよう
にほぼ■。＝−１，ＩＶでピンチ・オフするように設計
される。
Ｅｃ二〇、３■、φｓ 二１．２ Ｖである。従って、
ノーマリ−・オフ型のＨＥＭＴの場合には、ｑＮｄ”
／２εは通常約０，９Ｖに設計される。またノーマリ−
・オン型のＨＥＭＴの場合には、ｎ３が最大となるよう
にほぼ■。＝−１，ＩＶでピンチ・オフするように設計
される。
上述の第７図及び第８図に示すＨＥＭＴは次のような欠
点を有している。すなわち、通常用いられているｎ型Ａ
１１ｌ Ｇａｌ−ｘ Ａｓ （ｘ ＝０．３ ）層３で
は、このｎ型＾ＩＸ Ｇａｌ−Ｘ Ａｓ層３から出る電
子がその表面単位にピンニングされる結果、ソース・ゲ
ート間における上記ｎ、は〜Ｉ Ｘ １０”／ ｃｍ”
であるに過ぎない。このｎ８の値は、シート抵抗に換算
すると〜１０００Ω／口というかなり高抵抗になる。こ
のため、上述のＨＥＭＴはソース・ゲート間の直列抵抗
Ｒ５が大きく、従って雑音が大きいのみならず、トラン
スコンダクタンスｇ、が小さいという欠点があった。
点を有している。すなわち、通常用いられているｎ型Ａ
１１ｌ Ｇａｌ−ｘ Ａｓ （ｘ ＝０．３ ）層３で
は、このｎ型＾ＩＸ Ｇａｌ−Ｘ Ａｓ層３から出る電
子がその表面単位にピンニングされる結果、ソース・ゲ
ート間における上記ｎ、は〜Ｉ Ｘ １０”／ ｃｍ”
であるに過ぎない。このｎ８の値は、シート抵抗に換算
すると〜１０００Ω／口というかなり高抵抗になる。こ
のため、上述のＨＥＭＴはソース・ゲート間の直列抵抗
Ｒ５が大きく、従って雑音が大きいのみならず、トラン
スコンダクタンスｇ、が小さいという欠点があった。
発明が解決しようとする問題点
本発明は、上述の問題にかんがみ、従来のＨＥＭＴ等の
ヘテロ接合電界効果トランジスタが有する上述のような
欠点を是正したヘテロ接合電界効果トランジスタを提供
することを目的とする。
ヘテロ接合電界効果トランジスタが有する上述のような
欠点を是正したヘテロ接合電界効果トランジスタを提供
することを目的とする。
問題点を解決するための手段
本発明に係るヘテロ接合電界効果トランジスタは、第１
の半導体層（例えばＧａＡｓ層２）と、この第１の半導
体層上に設けられかつこの第１の半導体層とヘテロ接合
（例えばヘテロ接合４）を形成している第２の半導体層
（例えばｎ型Ａ１． Ｇａ１−ｘＡＳ層３）と、この第
２の半導体層上にそれぞれ設けられているショットキー
ゲート電極（例えばＴｉ／Ｐｔ／Ａｕから成るショット
キーゲート電極５）、ソース電極（例えばＡｕＧｅ／Ａ
ｕから成るソース電極６）及びドレイン電極（例えばＡ
ｕＧｅ／Ａｕから成るドレイン電極７）とをそれぞれ具
備し、上記第１の半導体層のうちの上記ヘテロ接合に隣
接する部分に誘起される二次元電子ガス層の濃度を制御
するヘテロ接合電界効果トランジスタにおいて、少なく
とも上記ソース電極と上記ショットキーゲート電極との
間における上記第２の半導体層の表面に接合（例えばｐ
ｎ接合１４．１５またはショットキー接合１８．２０）
を設けている。
の半導体層（例えばＧａＡｓ層２）と、この第１の半導
体層上に設けられかつこの第１の半導体層とヘテロ接合
（例えばヘテロ接合４）を形成している第２の半導体層
（例えばｎ型Ａ１． Ｇａ１−ｘＡＳ層３）と、この第
２の半導体層上にそれぞれ設けられているショットキー
ゲート電極（例えばＴｉ／Ｐｔ／Ａｕから成るショット
キーゲート電極５）、ソース電極（例えばＡｕＧｅ／Ａ
ｕから成るソース電極６）及びドレイン電極（例えばＡ
ｕＧｅ／Ａｕから成るドレイン電極７）とをそれぞれ具
備し、上記第１の半導体層のうちの上記ヘテロ接合に隣
接する部分に誘起される二次元電子ガス層の濃度を制御
するヘテロ接合電界効果トランジスタにおいて、少なく
とも上記ソース電極と上記ショットキーゲート電極との
間における上記第２の半導体層の表面に接合（例えばｐ
ｎ接合１４．１５またはショットキー接合１８．２０）
を設けている。
作用
このように構成することによって、上記接合に隣接する
第２の半導体層の表面ポテンシャルを高くすることがで
きる。
第２の半導体層の表面ポテンシャルを高くすることがで
きる。
実施例
以下本発明に係るヘテロ接合電界効果トランジスタをＨ
ＥＭＴに適用した実施例につき図面を参照しながら説明
する。なお以下の第１図〜第６図においては、第７図及
び第８図と同一部分には同一の符号を付し、必要に応じ
てその説明を省略する。
ＥＭＴに適用した実施例につき図面を参照しながら説明
する。なお以下の第１図〜第６図においては、第７図及
び第８図と同一部分には同一の符号を付し、必要に応じ
てその説明を省略する。
まず本発明の第１実施例を第１図に基づいて説明する。
第１図に示すように、第１実施例によるＨＥＭＴにおい
ては、第８図に示す従来のＨＥＭＴと同様な構造に加え
て、ソース電極６とショットキーゲート電極５との間に
おけるｎ型Ａｌｘ Ｇａ、−ＸＡｓＡＢＯ３に例えばＭ
ＢＥ法により成長されたｐ型Ａ１． Ｇａｔ−ｘ Ａｓ
層１３が形成されている。なおこのｐ型Ａ１． Ｇａ、
−ＸＡｓＡｌＢ１２成した結果、ソース領域８はこのｐ
型ＡＩＸ Ｇａｔ−ＸＡｓＡｌＢ１２型Ａｔ。
ては、第８図に示す従来のＨＥＭＴと同様な構造に加え
て、ソース電極６とショットキーゲート電極５との間に
おけるｎ型Ａｌｘ Ｇａ、−ＸＡｓＡＢＯ３に例えばＭ
ＢＥ法により成長されたｐ型Ａ１． Ｇａｔ−ｘ Ａｓ
層１３が形成されている。なおこのｐ型Ａ１． Ｇａ、
−ＸＡｓＡｌＢ１２成した結果、ソース領域８はこのｐ
型ＡＩＸ Ｇａｔ−ＸＡｓＡｌＢ１２型Ａｔ。
Ｇａ１−、＾Ｓ層３及びＧａＡｓ層２に亘って形成され
ており、またソース電極６は上記ｐ型ＡＩＸ Ｇａ、−
、Ａｓ層１３上に形成されている。
ており、またソース電極６は上記ｐ型ＡＩＸ Ｇａ、−
、Ａｓ層１３上に形成されている。
この第１実施例によれば、上述のようにソース電極６と
ショットキーゲート電極５との間におけるｎ型Ａ１．
Ｇａ１−、 Ａｓ層３上にｐ型Ａ１．ｔＧａ＋−ｘ Ａ
ｓ層１３を設けているので、次のような利点がある。
ショットキーゲート電極５との間におけるｎ型Ａ１．
Ｇａ１−、 Ａｓ層３上にｐ型Ａ１．ｔＧａ＋−ｘ Ａ
ｓ層１３を設けているので、次のような利点がある。
すなわち、このｐ型＾１ｇ Ｇａｔ−ｘ Ａｓ層１３と
ｎ型ＡＩＸ Ｇａｔ−ｘ Ａｓ層３との間にはｐｎ接合
１４が形成されるが、このｐｎ接合１４には約１．８ｖ
のビルトイン・ポテンシャルが存在している。ところで
、ソース・ゲート間におけるｎ、は、従来のＨＥＭＴに
おいては、（Ａ）式でｑＮｄ” ／２ε＝０．９■、φ
イ＝ＯｖとしかつΔＥｃを無視した場合、ε となる。ところが、この第１実施例においては、上述の
ようにｐｎ接合１４に約１．８ｖのビルトイン・ポテン
シャルが存在しているので、このｐｎ接合１４に隣接す
るｎ型ＡＩＸ Ｇａｔ−Ｘ Ａｓ層３の表面ポテンシャ
ル、すなわちｑＮｄ” ／２εを約１．８Ｖとすること
ができる。従って本実施例におけるソース・ゲート間の
ｎ３．は、 となる。なお、第１図において、ソース・ゲート間の二
次元電子ガス層１１ａの濃度はこのｎ、□に対応し、ゲ
ート下方の二次元電子ガス層１１ｂが上記ｎ□に対応し
ている。
ｎ型ＡＩＸ Ｇａｔ−ｘ Ａｓ層３との間にはｐｎ接合
１４が形成されるが、このｐｎ接合１４には約１．８ｖ
のビルトイン・ポテンシャルが存在している。ところで
、ソース・ゲート間におけるｎ、は、従来のＨＥＭＴに
おいては、（Ａ）式でｑＮｄ” ／２ε＝０．９■、φ
イ＝ＯｖとしかつΔＥｃを無視した場合、ε となる。ところが、この第１実施例においては、上述の
ようにｐｎ接合１４に約１．８ｖのビルトイン・ポテン
シャルが存在しているので、このｐｎ接合１４に隣接す
るｎ型ＡＩＸ Ｇａｔ−Ｘ Ａｓ層３の表面ポテンシャ
ル、すなわちｑＮｄ” ／２εを約１．８Ｖとすること
ができる。従って本実施例におけるソース・ゲート間の
ｎ３．は、 となる。なお、第１図において、ソース・ゲート間の二
次元電子ガス層１１ａの濃度はこのｎ、□に対応し、ゲ
ート下方の二次元電子ガス層１１ｂが上記ｎ□に対応し
ている。
（Ｂ）、（Ｃ）式かられかるように、本実施例によれば
、ソース・ゲート間のｎｌを従来に比べて約２倍に増大
させることができる。このため、ソース・ゲート間のシ
ート抵抗を従来の１０００Ω／口から５００Ω／口に減
少させることができるので、ＨＥＭＴの寸法を同一とす
るとソース・ゲート間の直列抵抗Ｒ８を従来の半分にす
ることができ、従って従来に比べて雑音を低減すること
ができると共に、トランスコンダクタンスｇ、を大きく
することができる。このように、上述の第１実施例によ
れば、従来に比べて特性が良好なＨＥＭＴを得ることが
できる。このような特性が良好なＨＥＭＴは、低雑音マ
イクロ波トランジスタや高速スイッチング素子として用
いて好ましいものである。
、ソース・ゲート間のｎｌを従来に比べて約２倍に増大
させることができる。このため、ソース・ゲート間のシ
ート抵抗を従来の１０００Ω／口から５００Ω／口に減
少させることができるので、ＨＥＭＴの寸法を同一とす
るとソース・ゲート間の直列抵抗Ｒ８を従来の半分にす
ることができ、従って従来に比べて雑音を低減すること
ができると共に、トランスコンダクタンスｇ、を大きく
することができる。このように、上述の第１実施例によ
れば、従来に比べて特性が良好なＨＥＭＴを得ることが
できる。このような特性が良好なＨＥＭＴは、低雑音マ
イクロ波トランジスタや高速スイッチング素子として用
いて好ましいものである。
また上述の第１実施例によれば、同一の特性を得る場合
、ソース・ゲート間距離を従来に比べて約２倍太き（す
ることが可能であるので、この分だけ従来に比べて加工
が容易であるという利点もある。
、ソース・ゲート間距離を従来に比べて約２倍太き（す
ることが可能であるので、この分だけ従来に比べて加工
が容易であるという利点もある。
次に本発明の第２実施例を第２図に基づいて説明する。
第２図に示すように、第２実施例によるＨＥＭＴにおい
ては、第１実施例によるＨＥＭＴと同様な構成に加えて
、ショットキーゲート電極５とドレイン電極７との間に
おけるｎ型ＡｌＸＧａ＋−ｘ Ａｓ層３の表面にｐ型＾
ＩＸ Ｇａ１−Ｘ Ａｓ層１５が形成されており、従っ
てこのｐ型Ａ１１ｌ Ｇａ、、 Ａｓ層１５とｎ型ＡＩ
Ｘ Ｇａｔ−ｘ Ａｓ層３との間にｐｎ接合１６が形成
されている。
ては、第１実施例によるＨＥＭＴと同様な構成に加えて
、ショットキーゲート電極５とドレイン電極７との間に
おけるｎ型ＡｌＸＧａ＋−ｘ Ａｓ層３の表面にｐ型＾
ＩＸ Ｇａ１−Ｘ Ａｓ層１５が形成されており、従っ
てこのｐ型Ａ１１ｌ Ｇａ、、 Ａｓ層１５とｎ型ＡＩ
Ｘ Ｇａｔ−ｘ Ａｓ層３との間にｐｎ接合１６が形成
されている。
この第２実施例によれば、第１実施例と同様な利点に加
えて次ような利点がある。すなわち、ｐ型Ａ１． Ｇａ
、−ＸＡｓ層１５の下方のヘテロ接合４界面に誘起され
る二次元電子ガス層１１ｃの濃度もｎ、となるので、ゲ
ート・ドレイン間のシート抵抗値もソース・ゲート間と
同様に約５００Ω／口に減少させることができる。従っ
て、ゲート・ドレイン間の抵抗を従来に比べて約半分と
することができるので、トランスコンダクタンスｇ、を
第１実施例よりもさらに大きくすることが可能である。
えて次ような利点がある。すなわち、ｐ型Ａ１． Ｇａ
、−ＸＡｓ層１５の下方のヘテロ接合４界面に誘起され
る二次元電子ガス層１１ｃの濃度もｎ、となるので、ゲ
ート・ドレイン間のシート抵抗値もソース・ゲート間と
同様に約５００Ω／口に減少させることができる。従っ
て、ゲート・ドレイン間の抵抗を従来に比べて約半分と
することができるので、トランスコンダクタンスｇ、を
第１実施例よりもさらに大きくすることが可能である。
のみならず、第１実施例に比べてドレイン電流−ドレイ
ン電圧特性が良好である。
ン電圧特性が良好である。
次に本発明の第３実施例を第３図に基づいて説明する。
第３図に示すように、第３実施例によるＨＥＭＴにおい
ては、第１実施例によるＨＥＭＴにおけるｐ型Ａｌｘ
Ｇａ、−ｘＡｓＡｌＢ１２えて、例えばＴｉ／Ｐ ｔ／
Ａｕから成る電極１７がｎ型Ａｌｘ Ｇａ１−ｚ Ａｓ
層３上に設けられており、このｎ型Ａ１． Ｇａｌ−Ｘ
Ａｓ層３と電極１７との間にショットキー接合１８が形
成されている。
ては、第１実施例によるＨＥＭＴにおけるｐ型Ａｌｘ
Ｇａ、−ｘＡｓＡｌＢ１２えて、例えばＴｉ／Ｐ ｔ／
Ａｕから成る電極１７がｎ型Ａｌｘ Ｇａ１−ｚ Ａｓ
層３上に設けられており、このｎ型Ａ１． Ｇａｌ−Ｘ
Ａｓ層３と電極１７との間にショットキー接合１８が形
成されている。
この第３実施例においては、ショットキー接合１８に存
在するショットキー障壁が第１実施例におけるビルトイ
ン・ポテンシャルと同様な働きをするので、第１実施例
と同様にソース・ゲート間のヘテロ接合４界面に誘起さ
れる二次元電子ガス層１１ａの濃度ｎ、を従来に比べて
高くすることができる。従って、第１実施例と同様に雑
音を低減することができると共に、トランスコンダクタ
ンスｇ１を増大させることができるという利点がある。
在するショットキー障壁が第１実施例におけるビルトイ
ン・ポテンシャルと同様な働きをするので、第１実施例
と同様にソース・ゲート間のヘテロ接合４界面に誘起さ
れる二次元電子ガス層１１ａの濃度ｎ、を従来に比べて
高くすることができる。従って、第１実施例と同様に雑
音を低減することができると共に、トランスコンダクタ
ンスｇ１を増大させることができるという利点がある。
次に本発明の第４実施例を第４図に基づいて説明する。
第４図に示すように、第４実施例によるＨＥＭＴにおい
ては、第３実施例によるＨＥＭＴと同様な構成に加えて
、ショットキーゲート電極５とドレイン電極７との間に
おけるｎ型ＡＩＸ Ｇａｌ−ｘ Ａｓ層３上に電極１７
と同様な電極１９が形成されており、この電極１９とｎ
型ＡｌＸＧａ＋−ｘ Ａｓ層３との間にショットキー接
合２０が形成されている。
ては、第３実施例によるＨＥＭＴと同様な構成に加えて
、ショットキーゲート電極５とドレイン電極７との間に
おけるｎ型ＡＩＸ Ｇａｌ−ｘ Ａｓ層３上に電極１７
と同様な電極１９が形成されており、この電極１９とｎ
型ＡｌＸＧａ＋−ｘ Ａｓ層３との間にショットキー接
合２０が形成されている。
この第４実施例によっても、第２実施例と同様の効果を
得ることができる。
得ることができる。
以上本発明を実施例につき説明したが、本発明は上述の
４つの実施例に限定されるものではなく、本発明の技術
的思想に基づく種々の変形が可能である。例えば、上述
の４つの実施例においては、ショットキーゲート電極５
がｎ型ＡＩＸ Ｇａｔ−ｘ Ａｓ層３に設けられた溝３
ａの底面に形成されているリセス構造のＨＥＭＴに本発
明を適用した場合につき説明したが、第７図に示すよう
な構造のＨＥＭＴに本発明を適用することができること
は勿論、例えば第５図に示すようにショットキーゲート
電極５を直接ｎ型ＡＩＸ Ｇａｌ−１Ａｓ層３上に設け
、ｐ型ＡｌＸＧａ＋−ｘ Ａｓ層１３．１５をｎ型Ａ１
． Ｇａ１−ＸＡｓＡｓ中に埋め込んだ構造としてもよ
い。なおこの場合、ｐ型ＡＩＸ Ｇａ１−ｘＡｓＡｌＢ
１２５は、例えばｎ型Ａｌｘ Ｇａ１−ｘ Ａｓ層３を
形成した後にこれにＺｎ等のｐ型不純物を拡散させるこ
とによって形成することが可能である。さらに例えば第
６図に示すように、第１実施例においてｐ型ＡＩＸ Ｇ
ａｐ−ＸＡｓＡｓ層上３上ョットキーゲート電極１９を
設け、これを第２ゲートとして用いてこれをソース電・
極６とは異なる電位とすることにより、ソース・ゲート
間の直列抵抗Ｒｓを制御することも可能である。第２実
゛施例についても同様である。また第３及び第４実、施
例においては、第３図及び第４図に示すように電極１７
とソース電極６とを互いに離しているが、必要に応じて
これらを互いに接触させることも可能である。
４つの実施例に限定されるものではなく、本発明の技術
的思想に基づく種々の変形が可能である。例えば、上述
の４つの実施例においては、ショットキーゲート電極５
がｎ型ＡＩＸ Ｇａｔ−ｘ Ａｓ層３に設けられた溝３
ａの底面に形成されているリセス構造のＨＥＭＴに本発
明を適用した場合につき説明したが、第７図に示すよう
な構造のＨＥＭＴに本発明を適用することができること
は勿論、例えば第５図に示すようにショットキーゲート
電極５を直接ｎ型ＡＩＸ Ｇａｌ−１Ａｓ層３上に設け
、ｐ型ＡｌＸＧａ＋−ｘ Ａｓ層１３．１５をｎ型Ａ１
． Ｇａ１−ＸＡｓＡｓ中に埋め込んだ構造としてもよ
い。なおこの場合、ｐ型ＡＩＸ Ｇａ１−ｘＡｓＡｌＢ
１２５は、例えばｎ型Ａｌｘ Ｇａ１−ｘ Ａｓ層３を
形成した後にこれにＺｎ等のｐ型不純物を拡散させるこ
とによって形成することが可能である。さらに例えば第
６図に示すように、第１実施例においてｐ型ＡＩＸ Ｇ
ａｐ−ＸＡｓＡｓ層上３上ョットキーゲート電極１９を
設け、これを第２ゲートとして用いてこれをソース電・
極６とは異なる電位とすることにより、ソース・ゲート
間の直列抵抗Ｒｓを制御することも可能である。第２実
゛施例についても同様である。また第３及び第４実、施
例においては、第３図及び第４図に示すように電極１７
とソース電極６とを互いに離しているが、必要に応じて
これらを互いに接触させることも可能である。
また上述の４つの実施例においては、電子供給層として
ｎ型Ａｔ、 Ｇａ、、、、 Ａｓ （ｘ ＝０．３）層
３を用いたが、必要に応じてＸとして０．３以外の値を
用いてもよく、さらにこのｎ型ＡｌＸＧａ、−、Ａｓ層
３の代わりにｎ型のＧａＡｓ層、ＡｌＡｓ層、ＩｎＧａ
Ａｓ層等の他の種類の半導体層を用いてもよい。なおＨ
ＥＭＴの動作上、電子供給層のバンドキャンプＥ、はア
ンドープのＧａＡｓ層２のバンドキャップＥｇよりも大
きい必要がある。
ｎ型Ａｔ、 Ｇａ、、、、 Ａｓ （ｘ ＝０．３）層
３を用いたが、必要に応じてＸとして０．３以外の値を
用いてもよく、さらにこのｎ型ＡｌＸＧａ、−、Ａｓ層
３の代わりにｎ型のＧａＡｓ層、ＡｌＡｓ層、ＩｎＧａ
Ａｓ層等の他の種類の半導体層を用いてもよい。なおＨ
ＥＭＴの動作上、電子供給層のバンドキャンプＥ、はア
ンドープのＧａＡｓ層２のバンドキャップＥｇよりも大
きい必要がある。
なおショットキーゲート電極５の下方におけるｎ型Ａｌ
ＸＧａ、、 Ａｓ層３中のドナー濃度Ｎ、及びその膜厚
ｄ、は、ノーマリ−・オン型ＨＥＭＴ（ディプリーショ
ン・モードＨＥＭＴ）の場合にハ、ショットキーゲート
・リークにより、ｎ型Ａ１． Ｇａ、。
ＸＧａ、、 Ａｓ層３中のドナー濃度Ｎ、及びその膜厚
ｄ、は、ノーマリ−・オン型ＨＥＭＴ（ディプリーショ
ン・モードＨＥＭＴ）の場合にハ、ショットキーゲート
・リークにより、ｎ型Ａ１． Ｇａ、。
Ａｓ層３のうちのヘテロ接合４に隣接する部分が中性状
態となってＨＥＭＴ動作にＡ１． Ｇａ、ｘ Ａｓ
ＭＥＳＦＥＴ動作が並列に加わってしまうので、ｑＮ＋
ｄ＋ ”／ ２ε−≦−１，１を満足しなければならな
い。
態となってＨＥＭＴ動作にＡ１． Ｇａ、ｘ Ａｓ
ＭＥＳＦＥＴ動作が並列に加わってしまうので、ｑＮ＋
ｄ＋ ”／ ２ε−≦−１，１を満足しなければならな
い。
一方、例えばｐｎ接合１４．１６の下方におけるｎ型Ａ
ｌｘＧａ、−ＸＡｓＡｓ中のドナー濃度Ｎ２及びその膜
厚ｄ２は、ｑＮｚｄｚ ”／ ２ε＜ １．８を満足し
なければならない。
ｌｘＧａ、−ＸＡｓＡｓ中のドナー濃度Ｎ２及びその膜
厚ｄ２は、ｑＮｚｄｚ ”／ ２ε＜ １．８を満足し
なければならない。
第１図〜第４図はそれぞれ本発明の第１〜第４実施例に
よるＨ ’Ｅ Ｍ Ｔを示す断面図、第５図及び第６図
はそれぞれ本発明の変形例を示す断面図、第７図及び第
８図はそれぞれ従来のＨＥＭＴを示す断面図である。 なお図面に用いた符号において、 １−・・−一一−−−・−・・・−・・・ＧａＡｓ基板
’ｌ −−−−−−−−−−−−−−−−−Ｇ ａ Ａ
ｓ層（第１の半導体層）３−−−−−−−−−−−−
−−−− ｎ型Ａ１ｇ Ｇａ＋−ｇ Ａｓ層（第２の半
導体層） ４−・−−−−−−−−−一−−−−−ヘテロ接合５−
−−−−−・−−−−−−−−−−−−ショットキーゲ
ート電極６・−・−・・・−・−・・−一−−−−・ソ
ース電極７・・−・・−・・・−・・・−・・・−ドレ
イン電極１１・・−−−−−−−−一・−・・二次元電
子ガス層１３ 、 １５−ｐ型ＡＩＸ ｃ’ａ＋−ＸＡ
ｓ層である。
よるＨ ’Ｅ Ｍ Ｔを示す断面図、第５図及び第６図
はそれぞれ本発明の変形例を示す断面図、第７図及び第
８図はそれぞれ従来のＨＥＭＴを示す断面図である。 なお図面に用いた符号において、 １−・・−一一−−−・−・・・−・・・ＧａＡｓ基板
’ｌ −−−−−−−−−−−−−−−−−Ｇ ａ Ａ
ｓ層（第１の半導体層）３−−−−−−−−−−−−
−−−− ｎ型Ａ１ｇ Ｇａ＋−ｇ Ａｓ層（第２の半
導体層） ４−・−−−−−−−−−一−−−−−ヘテロ接合５−
−−−−−・−−−−−−−−−−−−ショットキーゲ
ート電極６・−・−・・・−・−・・−一−−−−・ソ
ース電極７・・−・・−・・・−・・・−・・・−ドレ
イン電極１１・・−−−−−−−−一・−・・二次元電
子ガス層１３ 、 １５−ｐ型ＡＩＸ ｃ’ａ＋−ＸＡ
ｓ層である。
Claims (1)
- 第１の半導体層と、この第１の半導体層上に設けられ
かつこの第１の半導体層とヘテロ接合を形成している第
２の半導体層と、この第２の半導体層上にそれぞれ設け
られているショットキーゲート電極、ソース電極及びド
レイン電極とをそれぞれ具備し、上記第１の半導体層の
うちの上記ヘテロ接合に隣接する部分に誘起される二次
元電子ガス層の濃度を制御するヘテロ接合電界効果トラ
ンジスタにおいて、少なくとも上記ソース電極と上記シ
ョットキーゲート電極との間における上記第２の半導体
層の表面に接合を設けたことを特徴とするヘテロ接合電
界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224763A JPS61102072A (ja) | 1984-10-25 | 1984-10-25 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224763A JPS61102072A (ja) | 1984-10-25 | 1984-10-25 | ヘテロ接合電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61102072A true JPS61102072A (ja) | 1986-05-20 |
Family
ID=16818848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59224763A Pending JPS61102072A (ja) | 1984-10-25 | 1984-10-25 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61102072A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007007486A1 (ja) * | 2005-07-13 | 2007-01-18 | Sanken Electric Co., Ltd. | 電界効果トランジスタ |
| WO2016072188A1 (ja) * | 2014-11-04 | 2016-05-12 | ソニー株式会社 | 半導体装置、アンテナスイッチ回路および無線通信装置 |
-
1984
- 1984-10-25 JP JP59224763A patent/JPS61102072A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007007486A1 (ja) * | 2005-07-13 | 2007-01-18 | Sanken Electric Co., Ltd. | 電界効果トランジスタ |
| JP2007027284A (ja) * | 2005-07-13 | 2007-02-01 | Sanken Electric Co Ltd | 電界効果トランジスタ |
| US7714360B2 (en) | 2005-07-13 | 2010-05-11 | Sanken Electric Co., Ltd. | Surface-stabilized semiconductor device |
| WO2016072188A1 (ja) * | 2014-11-04 | 2016-05-12 | ソニー株式会社 | 半導体装置、アンテナスイッチ回路および無線通信装置 |
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