JPS6110253A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6110253A JPS6110253A JP59131470A JP13147084A JPS6110253A JP S6110253 A JPS6110253 A JP S6110253A JP 59131470 A JP59131470 A JP 59131470A JP 13147084 A JP13147084 A JP 13147084A JP S6110253 A JPS6110253 A JP S6110253A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- channel
- lattice
- widths
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路、特にマスタースライス型の半
導体集積回路に関するものである。
導体集積回路に関するものである。
（従来技術）
従来、マスタースライス型の半導体集積回路は第１図に
示すような構成をとっていた。すなわち内部セルはトラ
ンジスタ等を含んでいて、ある機能ゲートに実現出来る
内部基本セル１と呼ばれるものを規則性をもって配置し
ている。又、この内部基本セル間には、セル間配線領域
２と呼ばれる領域が規則性をもって配置されている。そ
の他、入出力バッ７アー機能全盲するＩ１０ブロックと
チップ端子領域３がチップ周辺に配置されている。
示すような構成をとっていた。すなわち内部セルはトラ
ンジスタ等を含んでいて、ある機能ゲートに実現出来る
内部基本セル１と呼ばれるものを規則性をもって配置し
ている。又、この内部基本セル間には、セル間配線領域
２と呼ばれる領域が規則性をもって配置されている。そ
の他、入出力バッ７アー機能全盲するＩ１０ブロックと
チップ端子領域３がチップ周辺に配置されている。
内部基本上ノｈ、通常２人力ＮＡＮＤ（又はＮ０Ｒ）回
路、又は３人力ＮＡＮＤ（又はＮ０Ｒ）回路等が実現出
来るような素子構造となっている。
路、又は３人力ＮＡＮＤ（又はＮ０Ｒ）回路等が実現出
来るような素子構造となっている。
又、セル間配線領域２は、Ｘ方向においてもＹ方向にお
いても、ある基本配線ピッチからなる配線チャンネル格
子に沿うて配線が行なわれる。通常Ｘ方向には、第１金
属配線を、Ｙ方向に第２金属配線を行なう２層配線構造
が一般的である。第１、第２金属配線は、共にＡｔ又は
Ａｔ合金等が一般に使われる。
いても、ある基本配線ピッチからなる配線チャンネル格
子に沿うて配線が行なわれる。通常Ｘ方向には、第１金
属配線を、Ｙ方向に第２金属配線を行なう２層配線構造
が一般的である。第１、第２金属配線は、共にＡｔ又は
Ａｔ合金等が一般に使われる。
最近の微細加工技術の進展に伴い、トランジスタのチャ
ンネル長の短チャンネル化、拡散層の浅い押し込み 又
金属配線の微細化、多層配線等により、動作スピードが
高速な半導体集積回路が実現出来るようになり、又、高
集積化も進んできた。
ンネル長の短チャンネル化、拡散層の浅い押し込み 又
金属配線の微細化、多層配線等により、動作スピードが
高速な半導体集積回路が実現出来るようになり、又、高
集積化も進んできた。
高集積化が高まるに伴い、回路の複雑さはますます増大
し、配線領域も大きな領域金占めるようになった。従っ
て、配線領域を小さくしてチップ面積を小さくするため
に、金属配線幅や間隔を極力小さくする必要があり、湊
ホの苗会橘枠最小の配線幅や最小の間隔音用いた配線ピ
ンチにおいて配線をする必要が組じ１ξた。
し、配線領域も大きな領域金占めるようになった。従っ
て、配線領域を小さくしてチップ面積を小さくするため
に、金属配線幅や間隔を極力小さくする必要があり、湊
ホの苗会橘枠最小の配線幅や最小の間隔音用いた配線ピ
ンチにおいて配線をする必要が組じ１ξた。
このような配線ピッチにおいて、配線することが高速動
作をする半導体集積回路の信頼性に大きな影響を与えは
じめてきた。
作をする半導体集積回路の信頼性に大きな影響を与えは
じめてきた。
今、０ＭＯ８マスタースライス型の半導体集積回路を考
えてみる。第２図にその内部基本セルを示し、これ全反
転回路としたときの論理回路全第３図に示す。
えてみる。第２図にその内部基本セルを示し、これ全反
転回路としたときの論理回路全第３図に示す。
第２図において、１１はゲート多結晶シリコン層、１２
ｔｉＰチヤネルトランジスタのソース・ドレイン領域、
１３はＮチャネルトランジスタのソース・ドレイン領域
、１４は引出しゲート電極である。又、第３図において
１５は反転回路、１６は負荷容量である。
ｔｉＰチヤネルトランジスタのソース・ドレイン領域、
１３はＮチャネルトランジスタのソース・ドレイン領域
、１４は引出しゲート電極である。又、第３図において
１５は反転回路、１６は負荷容量である。
この回路Ｖこ、入力波形として上昇時間ｔｒ＝＝２ｎｓ
。
。
下降時間ｔ（＝２ｎｓ のパルスで周波数ＩＭＨｚで
動作させたとき、出力の充放電電流（Ｉｙ、Ｉｍ）とし
て、１０μＡ の電流が流れる。この充放電電流は、れ
る。１００ ＭＨｚで動作させたときには、充放電電流
は周波数に比例するため、ｌ、 Ｑ ｍＡの電流が流れ
る。
動作させたとき、出力の充放電電流（Ｉｙ、Ｉｍ）とし
て、１０μＡ の電流が流れる。この充放電電流は、れ
る。１００ ＭＨｚで動作させたときには、充放電電流
は周波数に比例するため、ｌ、 Ｑ ｍＡの電流が流れ
る。
最近の金属配線の配線幅は、微細プロセスのために２μ
ｍ幅以下のものも実用化されている。又、多層配線のた
め、８４ 基板に一番近い所に配線される第１層配線は
、第２層配線が段差部において断線しないよう薄くする
のが一般的であり、例えば厚さ’ｔＯ，５μ似下に制限
する等の規制が必要になる。
ｍ幅以下のものも実用化されている。又、多層配線のた
め、８４ 基板に一番近い所に配線される第１層配線は
、第２層配線が段差部において断線しないよう薄くする
のが一般的であり、例えば厚さ’ｔＯ，５μ似下に制限
する等の規制が必要になる。
このように、配線幅が狭く、配線の厚さが薄くならざる
をえない高集積で高速な半導体集積回路において、上記
に示したように１００ＭＨｚで動作させたとき、１．０
ｍＡの電流が流れ、その電流密度はｌＸ１０’Ａ／−と
いう値を示す。
をえない高集積で高速な半導体集積回路において、上記
に示したように１００ＭＨｚで動作させたとき、１．０
ｍＡの電流が流れ、その電流密度はｌＸ１０’Ａ／−と
いう値を示す。
のため、その上を配線される配線は、平担部において０
，５μｍの厚さの配線が、およそ０．２５μｍの薄さに
もなる。この様な所に１．０ｒｒｌＡの電流が流れると
、その個所の電流密度は２ｘｌＯ’Ａ／ｃｄという大き
な値を示す。
，５μｍの厚さの配線が、およそ０．２５μｍの薄さに
もなる。この様な所に１．０ｒｒｌＡの電流が流れると
、その個所の電流密度は２ｘｌＯ’Ａ／ｃｄという大き
な値を示す。
従って、従来の半導体集積回路において、配線の信頼性
を確保するためＫは、２Ｘ１０’Ａ／Ｊ以下の電流密度
を用いることが一般的であるため、段差部における金属
配線細りゃ金属配線のオーバエツチングのための配線細
り等のプロセス変動全考慮すると電流密度は１×１０５
Ａ／ｃｆＡ以下にすることが必要で、５０ＭＨｚ以上の
動作周波数には出来ないという欠点があった。又、動作
周波数が１５０ＭＨｚ、 ２００Ｍ１ｌｚ動作可能だか
らと配線ピッチを大きくとり配線幅を大きくとると、大
規模半導体集積回路においては、配線領域は配線ピッチ
を大きくした分だけ大きくなる。２００ＭＨｚ動作時に
は、ゲートの出力の充放電電流は２ｍＡとなるので、段
差部における配線の厚さが薄くなる要因やプロセス変動
等を考えると８μｍの配線幅が必要となり、従来の２μ
ｍの幅の４倍の配線幅が必要となる。
を確保するためＫは、２Ｘ１０’Ａ／Ｊ以下の電流密度
を用いることが一般的であるため、段差部における金属
配線細りゃ金属配線のオーバエツチングのための配線細
り等のプロセス変動全考慮すると電流密度は１×１０５
Ａ／ｃｆＡ以下にすることが必要で、５０ＭＨｚ以上の
動作周波数には出来ないという欠点があった。又、動作
周波数が１５０ＭＨｚ、 ２００Ｍ１ｌｚ動作可能だか
らと配線ピッチを大きくとり配線幅を大きくとると、大
規模半導体集積回路においては、配線領域は配線ピッチ
を大きくした分だけ大きくなる。２００ＭＨｚ動作時に
は、ゲートの出力の充放電電流は２ｍＡとなるので、段
差部における配線の厚さが薄くなる要因やプロセス変動
等を考えると８μｍの配線幅が必要となり、従来の２μ
ｍの幅の４倍の配線幅が必要となる。
今、配線ピッチの例を第４図（ａ）、 （ｂ）に示す。
第４図（ａ）に示すように、配線２２の幅を２μｍ１間
隔ｔ間隔用２コンタクト寸法を２μｍ角として、コンタ
クト２３と配＃ｊ２２のマージンを２μｍとすると、配
線ピッチ２１は６μｍとなる。この例を配線幅を８μｍ
として計算すると、第４図（ｂ）に示すように、配線２
２′の配線ピッチ２１′は１０μｍとなる。なお、コン
タクト２３′の寸法は同じである。
隔ｔ間隔用２コンタクト寸法を２μｍ角として、コンタ
クト２３と配＃ｊ２２のマージンを２μｍとすると、配
線ピッチ２１は６μｍとなる。この例を配線幅を８μｍ
として計算すると、第４図（ｂ）に示すように、配線２
２′の配線ピッチ２１′は１０μｍとなる。なお、コン
タクト２３′の寸法は同じである。
従って、最高動作周波数においても信頼性を確保出来る
に十分な配線幅にすると、配線領域は１０／６＝１．７
倍広くなり、チップ面積はその分大きくなるという欠点
があった。
に十分な配線幅にすると、配線領域は１０／６＝１．７
倍広くなり、チップ面積はその分大きくなるという欠点
があった。
（発明の目的）
本発明の目的は、上記欠点全除去するため、配線領域の
基本配線ピッチと異なる配線ピッチを用意することによ
り、配線幅を２種以上用意して、配線領域を大きくする
ことなく、かつ最高動作周波数においても配線故障のな
い高信頼性の半導体集積回路を提供することである。
基本配線ピッチと異なる配線ピッチを用意することによ
り、配線幅を２種以上用意して、配線領域を大きくする
ことなく、かつ最高動作周波数においても配線故障のな
い高信頼性の半導体集積回路を提供することである。
（発明の構成）
本発明の半導体集積回路は、半導体チップ上に複数のゲ
ートセル金配列し、該ゲートセル間に配線チャンネル格
子全規定した配線領域を設けておき、配列された前記ゲ
ートセルを前記配線チャンネル格子に沿うて接続するこ
とにより、配線工程の変更のみで所望の論理回路を構成
するゲートアレイ構造含有するマスタースライス型の半
導体集積回路において、前記配線チャンネル格子が寸法
の異る二つ以上の配線チャンネル格子からなることから
構成される。
ートセル金配列し、該ゲートセル間に配線チャンネル格
子全規定した配線領域を設けておき、配列された前記ゲ
ートセルを前記配線チャンネル格子に沿うて接続するこ
とにより、配線工程の変更のみで所望の論理回路を構成
するゲートアレイ構造含有するマスタースライス型の半
導体集積回路において、前記配線チャンネル格子が寸法
の異る二つ以上の配線チャンネル格子からなることから
構成される。
（本発明の概要）
本発明の半導体集積回路は、上記のように、基本配線チ
ャンネル格子以外に、それと異なる配線チャンネル格子
を有し、信号ラインの動作周波数により、配線格子上に
配線を引く配線幅を適宜２種以上用意したものにより行
なえるようにしたものである。
ャンネル格子以外に、それと異なる配線チャンネル格子
を有し、信号ラインの動作周波数により、配線格子上に
配線を引く配線幅を適宜２種以上用意したものにより行
なえるようにしたものである。
すなわち、低い動作周波数のときには、信頼性が十分確
保される配線幅（これは通常の最小の配線幅で十分であ
る。）で配線し、高い動作周波数においては、すべての
信号ラインにわたって、信頼性が確保出来るように広い
配線幅により配線を行なう。このことによって、信頼性
の高い半導体集積回路が得られる。
保される配線幅（これは通常の最小の配線幅で十分であ
る。）で配線し、高い動作周波数においては、すべての
信号ラインにわたって、信頼性が確保出来るように広い
配線幅により配線を行なう。このことによって、信頼性
の高い半導体集積回路が得られる。
又、配線基本チャンネル格子（最小寸法の配線幅、配線
間隔）で配線領域を定義すると、信頼性の面より動作周
波数は制限される。又、最高周波数動作時にも信頼性を
確保するため１、配線幅を広くすると、配線基本チャン
ネル格子上に配線が引けないため、配線基本チャンネル
格子大きくする必要が出るため、同じ数の配線チャンネ
ルを確保しようとすると第４図を用いて説明したように
配線領域が１．７倍にもなり、チップサイズが大きくな
る。しかし、配線を信号ラインの動作周波数に応じ２種
以上の配線幅で配線することにより、配線領域の増大を
おさえることができ、チップサイズも小さく出来る。
間隔）で配線領域を定義すると、信頼性の面より動作周
波数は制限される。又、最高周波数動作時にも信頼性を
確保するため１、配線幅を広くすると、配線基本チャン
ネル格子上に配線が引けないため、配線基本チャンネル
格子大きくする必要が出るため、同じ数の配線チャンネ
ルを確保しようとすると第４図を用いて説明したように
配線領域が１．７倍にもなり、チップサイズが大きくな
る。しかし、配線を信号ラインの動作周波数に応じ２種
以上の配線幅で配線することにより、配線領域の増大を
おさえることができ、チップサイズも小さく出来る。
（実施例）
以下、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第５図は本発明の一実施例の配線チャンネル格子を示す
図である。
図である。
本実施例は、配線チャンネルのＸ方向の配線格子ピッチ
ｔ−Ｘ１とＸ２の２種用意して、Ｙ方向の配線格子ピッ
チをＹの１種用意して実施する例である。同図において
、３１はピッチＸ１の、３２はピッチＸ２の、３３はピ
ッチＹの配線チャンネル格子である。
ｔ−Ｘ１とＸ２の２種用意して、Ｙ方向の配線格子ピッ
チをＹの１種用意して実施する例である。同図において
、３１はピッチＸ１の、３２はピッチＸ２の、３３はピ
ッチＹの配線チャンネル格子である。
すなわち、本実施例においては、ゲートアレイの特長で
ある自動配線プログラムで実行するとき、初めに配線幅
の広い配線格子ピッチの大きいＸ２とＹ４用いて、高速
な信号ラインに配線幅の大きい配線を行なう。次に、配
線基本格子ピッチＸ１とＹを用いて最小配線幅の配線全
行なう。
ある自動配線プログラムで実行するとき、初めに配線幅
の広い配線格子ピッチの大きいＸ２とＹ４用いて、高速
な信号ラインに配線幅の大きい配線を行なう。次に、配
線基本格子ピッチＸ１とＹを用いて最小配線幅の配線全
行なう。
なお、本実施例の場合、配線ピッチはＸｌ：Ｘ。
＝２：３の比率であるが。この比率はこれに限定される
ものでないことは言うまでもないことである。
ものでないことは言うまでもないことである。
（発明の効果）
以上、詳細に説明したとおり、本発明によれば、寸法の
異る配線チャネル格子を二つ以上有しているので、信号
ラインの動作周波数に応じてその配線幅の大きい配線が
できるので、従来のように、配線領域を大きくすること
なくその最高動作周波数においても配線故障のない高信
頼性のマスタースライス型の半導体集積回路が得られる
。
異る配線チャネル格子を二つ以上有しているので、信号
ラインの動作周波数に応じてその配線幅の大きい配線が
できるので、従来のように、配線領域を大きくすること
なくその最高動作周波数においても配線故障のない高信
頼性のマスタースライス型の半導体集積回路が得られる
。
第１図は従来のマスタースライス型の半導体集積回路の
一例の要部を示す構成図、第２図はその内部基本セルの
一例金示す平面図、第３図はその内部基本セルを用いた
反転回路の回路図、第４図（ａ）、 Ｃｂ）は異る配線
ピッチを有する配線例を示す図、第５図は本発明の一実
施例の配線チャンネル格子を示す図である。 １・・・・・・内部基本セル、２・・・・・・セル間配
線領域、３・・・・・・Ｉｌｏ ブロックとチ、７プ
端子領域、１１・・・・・・ゲート多結晶シリコン層、
１２．１３・・・・−・ソース・ドレイン領域、１４・
・・・・・引出しゲート電極、１５・・・・・・反転回
路、１６・・・・・・負荷容量、２１． ２１’−・・
・配線ピッチ、２２．２２’・・・・・・配線、２３．
２３’・・・・・・コンタクト、３１，３２．３３・・
・・・・配線チャンネル格子、Ｘｌ、Ｘｚ、Ｙ・・・・
・・配線ピッチ。 ６７図 第Ｚ図
一例の要部を示す構成図、第２図はその内部基本セルの
一例金示す平面図、第３図はその内部基本セルを用いた
反転回路の回路図、第４図（ａ）、 Ｃｂ）は異る配線
ピッチを有する配線例を示す図、第５図は本発明の一実
施例の配線チャンネル格子を示す図である。 １・・・・・・内部基本セル、２・・・・・・セル間配
線領域、３・・・・・・Ｉｌｏ ブロックとチ、７プ
端子領域、１１・・・・・・ゲート多結晶シリコン層、
１２．１３・・・・−・ソース・ドレイン領域、１４・
・・・・・引出しゲート電極、１５・・・・・・反転回
路、１６・・・・・・負荷容量、２１． ２１’−・・
・配線ピッチ、２２．２２’・・・・・・配線、２３．
２３’・・・・・・コンタクト、３１，３２．３３・・
・・・・配線チャンネル格子、Ｘｌ、Ｘｚ、Ｙ・・・・
・・配線ピッチ。 ６７図 第Ｚ図
Claims (2)
- （１）半導体チップ上に複数のゲートセルを配列し、該
ゲートセル間に配線チャンネル格子を規定した配線領域
を設けておき、配列された前記ゲートセルを前記配線チ
ャンネル格子に沿うて接続することにより、配線工程の
変更のみで所望の論理回路を構成するゲートアレイ構造
を有するマスタースライス型の半導体集積回路において
、前記配線チャンネル格子が寸法の異る二つ以上の配線
チャンネル格子からなることを特徴とする半導体集積回
路。 - （２）相異る配線チャンネル格子の寸法が互に整数比を
なしているところの特許請求の範囲第（１）項記載の半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131470A JPS6110253A (ja) | 1984-06-26 | 1984-06-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131470A JPS6110253A (ja) | 1984-06-26 | 1984-06-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6110253A true JPS6110253A (ja) | 1986-01-17 |
Family
ID=15058715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59131470A Pending JPS6110253A (ja) | 1984-06-26 | 1984-06-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110253A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106968A (ja) * | 1988-10-17 | 1990-04-19 | Hitachi Ltd | 半導体集積回路装置及びその形成方法 |
| US5502649A (en) * | 1990-11-21 | 1996-03-26 | Fujitsu Limited | Method and apparatus for determining power supply wirings of a semiconductor device |
-
1984
- 1984-06-26 JP JP59131470A patent/JPS6110253A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106968A (ja) * | 1988-10-17 | 1990-04-19 | Hitachi Ltd | 半導体集積回路装置及びその形成方法 |
| US5502649A (en) * | 1990-11-21 | 1996-03-26 | Fujitsu Limited | Method and apparatus for determining power supply wirings of a semiconductor device |
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