JPS61102764A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61102764A JPS61102764A JP59226353A JP22635384A JPS61102764A JP S61102764 A JPS61102764 A JP S61102764A JP 59226353 A JP59226353 A JP 59226353A JP 22635384 A JP22635384 A JP 22635384A JP S61102764 A JPS61102764 A JP S61102764A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- thin film
- integrated circuit
- semiconductor integrated
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路装置において、整合性に優れ
た金属薄膜抵抗体を実現するための、コンタクト部分の
形状と、コンタクト部分への配線の形状に関するもので
ある。
た金属薄膜抵抗体を実現するための、コンタクト部分の
形状と、コンタクト部分への配線の形状に関するもので
ある。
従来例の構成とその問題点
第１図は半導体基板上に作られた金属薄膜抵抗体と配線
用金属の平面図を示す。図中、１はエビタキ／ヤル層、
２は分離領域、３１〜３４は笠属薄膜抵抗体、４，５は
配線用全域部分である。
用金属の平面図を示す。図中、１はエビタキ／ヤル層、
２は分離領域、３１〜３４は笠属薄膜抵抗体、４，５は
配線用全域部分である。
高い整合性の求められる複数の金属薄膜抵抗体を用いる
際には、同抵抗体自体の間の整合性のみならず、抵抗体
と配線との接触抵抗の整合性、さらに、接触部分への配
線の抵抗の整合性が重要である。特に接触抵抗において
は、接触部分の面積に依存する事はもちろん、接触部分
の電位分布にも依存する。すなわち、接触部分への配線
の形状に依存する。つまり、第１図のように、同幅の配
線用金属５に各金属薄膜抵抗体３１〜３４を分散的に接
触させたものは、接触部分への配線の形状、接触抵抗に
差がなくても、電流分布に依存する電位分布によって、
全体として抵抗体の整合性が悪くなるという問題が存在
する。
際には、同抵抗体自体の間の整合性のみならず、抵抗体
と配線との接触抵抗の整合性、さらに、接触部分への配
線の抵抗の整合性が重要である。特に接触抵抗において
は、接触部分の面積に依存する事はもちろん、接触部分
の電位分布にも依存する。すなわち、接触部分への配線
の形状に依存する。つまり、第１図のように、同幅の配
線用金属５に各金属薄膜抵抗体３１〜３４を分散的に接
触させたものは、接触部分への配線の形状、接触抵抗に
差がなくても、電流分布に依存する電位分布によって、
全体として抵抗体の整合性が悪くなるという問題が存在
する。
発明の目的
本発明は、上記の問題点を排除し、整合性の良い複数の
金属薄膜抵抗体をもつ半導体集積回路装置を提供するも
のである。
金属薄膜抵抗体をもつ半導体集積回路装置を提供するも
のである。
発明の構成
本発明は、半導体基板上に作り込まれた複数の金属薄膜
抵抗体への配線用金属のコンタクト部分を主配線部から
のクシみ枝部先端に設け、その形状１面積を全て等しく
なしたことを特徴とする半導体集積回路装置である。こ
れによれば、複数の金属薄膜抵抗体と配線用金属との接
触抵抗のミスマ、・チを低減し、整合性の優れた抵抗体
を実現できる。
抵抗体への配線用金属のコンタクト部分を主配線部から
のクシみ枝部先端に設け、その形状１面積を全て等しく
なしたことを特徴とする半導体集積回路装置である。こ
れによれば、複数の金属薄膜抵抗体と配線用金属との接
触抵抗のミスマ、・チを低減し、整合性の優れた抵抗体
を実現できる。
実施例の説明
第２図に本発明の一実施例である各金属薄膜抵抗体３５
〜３８と配線用金属６，７との接触状態を平面図で示す
。
〜３８と配線用金属６，７との接触状態を平面図で示す
。
本実施例は、複数の金属薄膜抵抗体３６〜３８と一端共
通の配線用金属７との接触抵抗のミスマツチを低減し、
整合性の良い抵抗体を実現したものである。なお、第１
図と同一機能を有する個所（は同一番号を付した。
通の配線用金属７との接触抵抗のミスマツチを低減し、
整合性の良い抵抗体を実現したものである。なお、第１
図と同一機能を有する個所（は同一番号を付した。
以下に、第２図の実施例を詳しく説明する。
同形状、同面積の各金属薄膜抵抗体３５〜３８を図の様
に配置し、これに対して、共通接続側の配線粗金ｊｒｉ
７をその主配線部からのくし歯状分枝構造となして、そ
の分枝部で、それらの各抵抗体と配線用金属７との接触
部分の形状１面積を等しくする。すなわち、共通配線か
ら独立させて抵抗体と配線用金属との接触部を形成する
。この形状によれば、各金属薄膜抵抗体３６〜３８と配
線用金属７とのそれぞれの接触部分は共通配線部分の形
状の影響を受けず全て等しい電位分布となり、また、そ
れぞれの接触抵抗は全て等しくなり、全体として整合性
の優れた金属薄膜抵抗体を実現できる。
に配置し、これに対して、共通接続側の配線粗金ｊｒｉ
７をその主配線部からのくし歯状分枝構造となして、そ
の分枝部で、それらの各抵抗体と配線用金属７との接触
部分の形状１面積を等しくする。すなわち、共通配線か
ら独立させて抵抗体と配線用金属との接触部を形成する
。この形状によれば、各金属薄膜抵抗体３６〜３８と配
線用金属７とのそれぞれの接触部分は共通配線部分の形
状の影響を受けず全て等しい電位分布となり、また、そ
れぞれの接触抵抗は全て等しくなり、全体として整合性
の優れた金属薄膜抵抗体を実現できる。
発明の効果
以上実施例に説明したように、本発明の半導体集積回路
装置は、複数の金属薄膜抵抗体と配線用金属との接触抵
抗のミスマツチを低減し、全体として整合性の優れた抵
抗体を実現でき、特に抵抗体に高い整合性が要求される
半導体集積回路装置における実現的効果り大きい。
装置は、複数の金属薄膜抵抗体と配線用金属との接触抵
抗のミスマツチを低減し、全体として整合性の優れた抵
抗体を実現でき、特に抵抗体に高い整合性が要求される
半導体集積回路装置における実現的効果り大きい。
第１図は従来例の平面図、第２図は本発明の一実施例の
平面図である０ １・・・・・・エピタキシャル層、２・・・・・・分離
領域、３１〜３８・・・・・金属薄膜抵抗体、４，５，
６．了・・・・・・配線用金属。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ２１２１
平面図である０ １・・・・・・エピタキシャル層、２・・・・・・分離
領域、３１〜３８・・・・・金属薄膜抵抗体、４，５，
６．了・・・・・・配線用金属。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ２１２１
Claims (1)
- 半導体基板上に作り込まれた複数の金属薄膜抵抗体へ
の配線用金属のコンタクト部分を主配線部からのくし歯
状分枝部先端に設け、その形状、面積を全て等しくなし
たことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59226353A JPS61102764A (ja) | 1984-10-26 | 1984-10-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59226353A JPS61102764A (ja) | 1984-10-26 | 1984-10-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61102764A true JPS61102764A (ja) | 1986-05-21 |
Family
ID=16843824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59226353A Pending JPS61102764A (ja) | 1984-10-26 | 1984-10-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61102764A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0784344A1 (de) * | 1996-01-13 | 1997-07-16 | Deutsche ITT Industries GmbH | Halbleiterstruktur zur Schaffung von Widerstandsnetzwerken |
| EP0870331A4 (en) * | 1995-10-06 | 1999-01-07 | Micro Devices Corp California | INTEGRATED RESISTANCE NETWORKS WITH REDUCED EXTERNAL LANGUAGES |
-
1984
- 1984-10-26 JP JP59226353A patent/JPS61102764A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0870331A4 (en) * | 1995-10-06 | 1999-01-07 | Micro Devices Corp California | INTEGRATED RESISTANCE NETWORKS WITH REDUCED EXTERNAL LANGUAGES |
| EP0784344A1 (de) * | 1996-01-13 | 1997-07-16 | Deutsche ITT Industries GmbH | Halbleiterstruktur zur Schaffung von Widerstandsnetzwerken |
| US5872504A (en) * | 1996-01-13 | 1999-02-16 | Deutsche Itt Industries, Gmbh | Semiconductor structure ladder network configuration |
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