JPS61102775A - バイポ−ラ半導体装置 - Google Patents
バイポ−ラ半導体装置Info
- Publication number
- JPS61102775A JPS61102775A JP59224088A JP22408884A JPS61102775A JP S61102775 A JPS61102775 A JP S61102775A JP 59224088 A JP59224088 A JP 59224088A JP 22408884 A JP22408884 A JP 22408884A JP S61102775 A JPS61102775 A JP S61102775A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- base
- type
- electron gas
- holes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/36—Unipolar devices
- H10D48/362—Unipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions, e.g. hot electron transistors [HET], metal base transistors [MBT], resonant tunnelling transistors [RTT], bulk barrier transistors [BBT], planar doped barrier transistors [PDBT] or charge injection transistors [CHINT]
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋１１ 発明の技術分野
本発明はバイポーラ半導体装直に関する。特に、エミッ
タをなす半導体の禁制帯幅がコレクタをなす半導体の禁
制帯幅より大きい、いわゆる、ワイドギャップエミッタ
型ｐｎｐ ｌ−ランジスタの動作速度を向上し、さらに
、電流利得を増大する改良に関する。
タをなす半導体の禁制帯幅がコレクタをなす半導体の禁
制帯幅より大きい、いわゆる、ワイドギャップエミッタ
型ｐｎｐ ｌ−ランジスタの動作速度を向上し、さらに
、電流利得を増大する改良に関する。
（２）技術の背景
エミッタをなす半導体の禁制帯幅を、ベースをなす半導
体及びコレクタをなす半導体の禁制帯幅より大きくする
と、ベース・エミッタ接合におけるキャリヤの注入効率
が向上して、電流利得が増大するので、へ３ポーラトラ
ンジスタにおいてはエミッタをなす半導体の禁制帯幅を
他の要素（ベース・コレクタ）の禁制帯幅より大きくす
ることが有利である。た＼゛、必然的にヘテロ接合を含
むことになるので、良好な単結晶積層体を形成しうる半
導体の組み合わせである必要がある。
体及びコレクタをなす半導体の禁制帯幅より大きくする
と、ベース・エミッタ接合におけるキャリヤの注入効率
が向上して、電流利得が増大するので、へ３ポーラトラ
ンジスタにおいてはエミッタをなす半導体の禁制帯幅を
他の要素（ベース・コレクタ）の禁制帯幅より大きくす
ることが有利である。た＼゛、必然的にヘテロ接合を含
むことになるので、良好な単結晶積層体を形成しうる半
導体の組み合わせである必要がある。
（３）従来技術と問題点
ｐｎｐ型トランジスタは、キャリヤとして正孔が主とし
て利用されているため、質量の小さい電子がキャリヤと
して主として利用されているｎｐｎ）ランジスタに比し
て動作速度が遅いという欠点がある。さらに、ベース領
域には電子がベース電流として供給され、この電子とキ
ャリヤとしての正孔とが再結合する確率がかなりあるの
で、電流利得を増加しに（いという欠点もある。
て利用されているため、質量の小さい電子がキャリヤと
して主として利用されているｎｐｎ）ランジスタに比し
て動作速度が遅いという欠点がある。さらに、ベース領
域には電子がベース電流として供給され、この電子とキ
ャリヤとしての正孔とが再結合する確率がかなりあるの
で、電流利得を増加しに（いという欠点もある。
（４）発明の目的
本発明の目的は、この欠点を解消することにあり、動作
速度が速く、しかも、電流利得の高いワイドギヤ、プエ
ミノタ型ｐｎｐ Ｉ−ランジスタを提供することにある
。
速度が速く、しかも、電流利得の高いワイドギヤ、プエ
ミノタ型ｐｎｐ Ｉ−ランジスタを提供することにある
。
（５）発明の構成
本発明の構成は、ｐ型のコレクタ半導体層と、該コレク
タ半導体層表面に配設され、シングルヘテロ接合により
形成された二次元電子ガスを有するｎ型のベース半導体
積層体と、該ベース半導体積層体表面に配設され、前記
コレクタ半導体層の禁制帯幅より大きい禁制帯幅を有す
るｎ型のエミッタ半導体層とを備えたことを特徴とする
半導体装置にある。
タ半導体層表面に配設され、シングルヘテロ接合により
形成された二次元電子ガスを有するｎ型のベース半導体
積層体と、該ベース半導体積層体表面に配設され、前記
コレクタ半導体層の禁制帯幅より大きい禁制帯幅を有す
るｎ型のエミッタ半導体層とを備えたことを特徴とする
半導体装置にある。
本発明は、ワイドギャップエミッタ型ｐｎｐトランジス
タの動作速度を向上するためには、キャリヤが、ベース
領域を通過するに要する時間を短縮すればよく、そのた
めには、ベース領域中に、正孔を加速しその走行を促進
する方向の電界を発生させておくことが有効であるとい
う着想にもとづき、この電界を発生させる手段として、
ベースを特殊な構造すなわちその中に二次元電子ガス層
が発生するような半導体積層体となし、さらに、この二
次元電子ガス層をベース電圧印加用コンタクトとして利
用することとなして制御信号印加に要する時間を短縮し
てこの点からも動作速度を向上するとともに、ベース中
におけるキャリヤとしての正孔の再結合確率を減少して
、特に、エミッタ接地方式の下において電流利得を向上
したものである。
タの動作速度を向上するためには、キャリヤが、ベース
領域を通過するに要する時間を短縮すればよく、そのた
めには、ベース領域中に、正孔を加速しその走行を促進
する方向の電界を発生させておくことが有効であるとい
う着想にもとづき、この電界を発生させる手段として、
ベースを特殊な構造すなわちその中に二次元電子ガス層
が発生するような半導体積層体となし、さらに、この二
次元電子ガス層をベース電圧印加用コンタクトとして利
用することとなして制御信号印加に要する時間を短縮し
てこの点からも動作速度を向上するとともに、ベース中
におけるキャリヤとしての正孔の再結合確率を減少して
、特に、エミッタ接地方式の下において電流利得を向上
したものである。
（６）発明の実施例
以下、図面を参照しつ＼本発明の一実施例に係るワイド
ギャノブエミノク型ｐｎｐトランジスタの製造工程を説
明し、本発明に係る半導体装置の構造をさらに明らかに
する。
ギャノブエミノク型ｐｎｐトランジスタの製造工程を説
明し、本発明に係る半導体装置の構造をさらに明らかに
する。
第１図参照
モレキュラービームエピタキシー成長法を使用して、下
記に表記する半導体積層体を形成する。
記に表記する半導体積層体を形成する。
番号 半導体 不純物濃度 厚さくｃｍ）Ｃ
人） ！？ ｌ ｐ ＧａＡｓ ｌＸｌ０ 基板＋
９ ２ ｐ”ＧａＡｓ ｌＸｌ０
２，０００３ ｐ ＧａＡｓ ３Ｘ
１０ ４，０００＋８ ４ ｎＧａＡｓ ２Ｘ１０ １２０５
ＧａＡｓ アンドープ ５００６
Δｊ２ＧａＡｓ アンドープ ６０７ ｎ
Ａｊ２ＧａＡｓ ２Ｘ１０ １８０８ ｐ
ＡｆｆＧａＡｓ ３Ｘ１０ ２，０００９
ｐ ＧａＡｓ ３００各層の機
能は、それぞれ、下記のとおりである。
人） ！？ ｌ ｐ ＧａＡｓ ｌＸｌ０ 基板＋
９ ２ ｐ”ＧａＡｓ ｌＸｌ０
２，０００３ ｐ ＧａＡｓ ３Ｘ
１０ ４，０００＋８ ４ ｎＧａＡｓ ２Ｘ１０ １２０５
ＧａＡｓ アンドープ ５００６
Δｊ２ＧａＡｓ アンドープ ６０７ ｎ
Ａｊ２ＧａＡｓ ２Ｘ１０ １８０８ ｐ
ＡｆｆＧａＡｓ ３Ｘ１０ ２，０００９
ｐ ＧａＡｓ ３００各層の機
能は、それぞれ、下記のとおりである。
くイ）■をもって示すｐ型ＧａＡｓ基板はコレクタを構
成する。
成する。
（ロ）２．３をもって示すｐ型ＧａΔｓＪ５は、特に層
３の不純物濃度を下げてこのＶ４域に空乏層を広（発生
させるとともに層４中で空乏層が広く発生することを抑
制するための機能を有する。
３の不純物濃度を下げてこのＶ４域に空乏層を広（発生
させるとともに層４中で空乏層が広く発生することを抑
制するための機能を有する。
（ハ）！４．５，６．７よりなるｍＲ体がへ一スを構成
し、ｎ型ＧａＡｓＦｉとの不純物濃度を高く選んである
理由は、上記せるとおり、この層の中での空乏層の発生
を抑制するためである。
し、ｎ型ＧａＡｓＦｉとの不純物濃度を高く選んである
理由は、上記せるとおり、この層の中での空乏層の発生
を抑制するためである。
アンドープＧａＡｓＦｉ５は、この層とアンドープＡｎ
ＧａＡｓ層６とのへテロ界面近傍に二次元電子ガス１０
を発生させるための層であり、このＮ６はアンドープで
あるとともに電子親和力が！６，７．８のそれより大き
いことが必須である。アンドープＡｘｃａＡｓＦｉ６は
不純物散乱の影響を減少し二次元電子ガスの電子移動度
を増大するための層である。ｎ型ＡｆｆＧａＡｓ Ｆｉ
７は二次元電子ガス層１０の電子供給層であり、上記
せるとおり、この層７は高濃度のｎ型であるとともに、
層５の電子親和力より小さな電子親和力を有しているこ
とが必須である。
ＧａＡｓ層６とのへテロ界面近傍に二次元電子ガス１０
を発生させるための層であり、このＮ６はアンドープで
あるとともに電子親和力が！６，７．８のそれより大き
いことが必須である。アンドープＡｘｃａＡｓＦｉ６は
不純物散乱の影響を減少し二次元電子ガスの電子移動度
を増大するための層である。ｎ型ＡｆｆＧａＡｓ Ｆｉ
７は二次元電子ガス層１０の電子供給層であり、上記
せるとおり、この層７は高濃度のｎ型であるとともに、
層５の電子親和力より小さな電子親和力を有しているこ
とが必須である。
本実施例においては、混晶比が０．３のＡβＧａＡｓが
選択されている。
選択されている。
（ニ）８をもって示ずｐ型Ａｌ！ＧａＡｓＦｉは、エミ
・ツタであり、ｐ型であるとともに、コレクタ１．２．
３より禁制帯幅が大きいことが必要である。
・ツタであり、ｐ型であるとともに、コレクタ１．２．
３より禁制帯幅が大きいことが必要である。
（ホ）９をもって示すｐ型ＧａＡｓ１ｉはエミッタ８の
コンタクト層である。
コンタクト層である。
第２図参照
リソグラフィー法を使用して、ｐ型ＧａＡｓ層９の一部
領域をレジスト膜１１をもって覆い、フッ酸系エッチャ
ントを使用してなすウェットエツチング法を使用してｐ
型のｃ ａ Ａ Ｓ 層９とｐ型ＡｆｆＧａＡｓ層８と
をその他の領域から除去する。た＼、層８と層９とは、
ともに、Ａ２Ｇａ Ａ、 Ｓｑでありエツチング上の選
択性はありえないから、いくらかオーバーエツチングさ
せざるを得ない。
領域をレジスト膜１１をもって覆い、フッ酸系エッチャ
ントを使用してなすウェットエツチング法を使用してｐ
型のｃ ａ Ａ Ｓ 層９とｐ型ＡｆｆＧａＡｓ層８と
をその他の領域から除去する。た＼、層８と層９とは、
ともに、Ａ２Ｇａ Ａ、 Ｓｑでありエツチング上の選
択性はありえないから、いくらかオーバーエツチングさ
せざるを得ない。
第３図参照
使用済みのレジスト膜１１を除去した後、ｐ型Ｇ ａ
Ａ ｓ 層９上の一部領域上に、リフトオフ法を使用し
てＡｕＺｎ層よりなるエミッタ電極１２を形成する。
Ａ ｓ 層９上の一部領域上に、リフトオフ法を使用し
てＡｕＺｎ層よりなるエミッタ電極１２を形成する。
更に、再びリフトオフ法を使用してｎ型ＡｌＧ ａ Ａ
Ｓ Ｎ Ｖ上の一部領域上にＡｕＧｅとＡｕとの二重
層よりなるベース電極１３を形成する。
Ｓ Ｎ Ｖ上の一部領域上にＡｕＧｅとＡｕとの二重
層よりなるベース電極１３を形成する。
なお、ベース電極１３と二次元電子ガス１０とを接続す
るため、４５０ ’Ｃ１分間程度加熱してベース電極１
３下部領域１４を合金化する必要があるが、この工程は
必ずしも独立の工程である必要はない。
るため、４５０ ’Ｃ１分間程度加熱してベース電極１
３下部領域１４を合金化する必要があるが、この工程は
必ずしも独立の工程である必要はない。
次に、基板ｌの裏面にＡｕＺｎ層よりなるコレクタ電極
１５を形成する。
１５を形成する。
第４図参照
上記の工程をもって製造され、第３図に示す層Ｉｉ造を
有する半導体装置のバンドダイヤグラムは無バイアス状
態において、第４図の如くする。そして、ベースを構成
するアンドープのＧａＡｓ層５とアンドープの、ａ、ｇ
ｃａＡｓＦｉ６とのへテロ界面近傍に発生する二次元電
子ガスｌＯの存在により、層６と層５とをまたいでおよ
そ１００ＫＶ／ａｍ程度の電界強度を有する内部電界が
発生する。この電界強度は、図に示すａ−し間の電位差
がＱ、２ｅＶ、ｂ−ｃ間（層８と屓７の接合面近傍）の
電位差が８０ｍｅＶ、ｃ−４間（層６と層５との界面）
の電位差が６０ｍｅＶ、ｂ−ｃ間（Ｊ’ｉｉｉ ７〜ｉ
４間）の電位差が０、２９ ｅ Ｖ程度であることと
上記の層厚とを利用して計算した値である。
有する半導体装置のバンドダイヤグラムは無バイアス状
態において、第４図の如くする。そして、ベースを構成
するアンドープのＧａＡｓ層５とアンドープの、ａ、ｇ
ｃａＡｓＦｉ６とのへテロ界面近傍に発生する二次元電
子ガスｌＯの存在により、層６と層５とをまたいでおよ
そ１００ＫＶ／ａｍ程度の電界強度を有する内部電界が
発生する。この電界強度は、図に示すａ−し間の電位差
がＱ、２ｅＶ、ｂ−ｃ間（層８と屓７の接合面近傍）の
電位差が８０ｍｅＶ、ｃ−４間（層６と層５との界面）
の電位差が６０ｍｅＶ、ｂ−ｃ間（Ｊ’ｉｉｉ ７〜ｉ
４間）の電位差が０、２９ ｅ Ｖ程度であることと
上記の層厚とを利用して計算した値である。
したがって、ｐ型ＡｆｆＧａＡｓｊ５よりなるエミ、り
８からベースに注入された正孔はｎ型ＡＩ Ｇ ａ Ａ
ｓ Ｐ ７をトンネル効果によって通過してアンドー
プのＧ ａ Ａ ｓ Ｆｉ ５に到達するが、上記の内
部電界により強く加速されて高速をもってベース７．６
．５．４を通過してコレクタ１に到達する。゛このベー
ス走行時間はおよそ１ピコ秒程度であり、従来技術にお
けるｐｎｐ トランジスタと比較しては勿論、従来技術
におけるｎｐｎｔ−ランジスタと比較してもむしろ短く
、したがって、極めて速い動作速度を実現する。
８からベースに注入された正孔はｎ型ＡＩ Ｇ ａ Ａ
ｓ Ｐ ７をトンネル効果によって通過してアンドー
プのＧ ａ Ａ ｓ Ｆｉ ５に到達するが、上記の内
部電界により強く加速されて高速をもってベース７．６
．５．４を通過してコレクタ１に到達する。゛このベー
ス走行時間はおよそ１ピコ秒程度であり、従来技術にお
けるｐｎｐ トランジスタと比較しては勿論、従来技術
におけるｎｐｎｔ−ランジスタと比較してもむしろ短く
、したがって、極めて速い動作速度を実現する。
ベース電極１３に印加される制御電圧は二次元電子ガス
１０に印加されるが、二次元電子ガスの電子移動度は常
温においてもＧａＡｓ中におけるより数倍高く、特に７
７に程度の低温においては７〜８倍程度と非常に高いの
で、制御信号の伝播速度が高くなり、この点でも高速度
化が実現しうる。
１０に印加されるが、二次元電子ガスの電子移動度は常
温においてもＧａＡｓ中におけるより数倍高く、特に７
７に程度の低温においては７〜８倍程度と非常に高いの
で、制御信号の伝播速度が高くなり、この点でも高速度
化が実現しうる。
また、ベース電流は二次元電子ガスｌＯの流れとしての
み供給され、幾何学的に極めて狭い領域に閉じ込められ
るから、キャリヤである正孔との再結合確率が小さく、
特に、エミ’７タ接地方式の場合、電流利得が極めて高
くなる。
み供給され、幾何学的に極めて狭い領域に閉じ込められ
るから、キャリヤである正孔との再結合確率が小さく、
特に、エミ’７タ接地方式の場合、電流利得が極めて高
くなる。
（７） 発明の詳細
な説明せるとおり、本発明によれば、動作速度が速く、
しかも、電流利得の高いワイトギャノプエミソタ型ｐｎ
ｐトランジスタを提供することができる。単独のｐｎｐ
ｔ−ランジスタとしては勿論、本来動作速度が比較的高
いｎｐｎトランジスタとの相補型トランジスタを含むＩ
Ｃとなす場合、特に、工業的意義が大きい。
しかも、電流利得の高いワイトギャノプエミソタ型ｐｎ
ｐトランジスタを提供することができる。単独のｐｎｐ
ｔ−ランジスタとしては勿論、本来動作速度が比較的高
いｎｐｎトランジスタとの相補型トランジスタを含むＩ
Ｃとなす場合、特に、工業的意義が大きい。
第１図、第２図は本発明の一実施例に係る半導体装置の
主要製造工程を示す基板断面図である。第３図は本発明
の一実施例に係る半導体装置の断面図であり、第４図は
その無バイアス状態のハントダイヤグラムである。 ｉｐ型ＧａＡｓ基板、 ２． ３ −ｐ型ＧａＡ ５
Ｉｆｆ （ｍｌレクタ）、４ ｎ型ＧａＡｓ層（ベー
ス）、５ アンドープＧａＡｓ層（ベース）、６
アンドープＡｆｆＧａＡｓ層（ベース）、７ ｎ型へ
ｊ！ＧａＡｓＦｉ（ベース）。 ８ ｐ型入ｅＧａＡｓ５ （エミッタ）、９ｐ型Ｑａ
Ａｓ５（コンタクト層）、１０−二次元電子ガス、１１
レジスｔ−膜、１２エミノ゛り電極、１３ ベ
ース電極、１４合金化領域、１５ コレクク電極。 出願人 工業技術院長 等々力 達 ＋ １ 口 序 ？ 区
主要製造工程を示す基板断面図である。第３図は本発明
の一実施例に係る半導体装置の断面図であり、第４図は
その無バイアス状態のハントダイヤグラムである。 ｉｐ型ＧａＡｓ基板、 ２． ３ −ｐ型ＧａＡ ５
Ｉｆｆ （ｍｌレクタ）、４ ｎ型ＧａＡｓ層（ベー
ス）、５ アンドープＧａＡｓ層（ベース）、６
アンドープＡｆｆＧａＡｓ層（ベース）、７ ｎ型へ
ｊ！ＧａＡｓＦｉ（ベース）。 ８ ｐ型入ｅＧａＡｓ５ （エミッタ）、９ｐ型Ｑａ
Ａｓ５（コンタクト層）、１０−二次元電子ガス、１１
レジスｔ−膜、１２エミノ゛り電極、１３ ベ
ース電極、１４合金化領域、１５ コレクク電極。 出願人 工業技術院長 等々力 達 ＋ １ 口 序 ？ 区
Claims (1)
- ｐ型のコレクタ半導体層と、該コレクタ半導体表面に
配設され、シングルヘテロ接合により形成された二次元
電子ガスを有するｎ型のベース半導体積層体と、該ベー
ス半導体積層体表面に配設され、前記コレクタ半導体層
の禁制帯幅より大きい禁制帯幅を有するｎ型のエミッタ
半導体層とを備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224088A JPS61102775A (ja) | 1984-10-26 | 1984-10-26 | バイポ−ラ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224088A JPS61102775A (ja) | 1984-10-26 | 1984-10-26 | バイポ−ラ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61102775A true JPS61102775A (ja) | 1986-05-21 |
| JPH0458692B2 JPH0458692B2 (ja) | 1992-09-18 |
Family
ID=16808359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59224088A Granted JPS61102775A (ja) | 1984-10-26 | 1984-10-26 | バイポ−ラ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61102775A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987000692A1 (en) * | 1985-07-26 | 1987-01-29 | Hitachi, Ltd. | Semiconductor device |
-
1984
- 1984-10-26 JP JP59224088A patent/JPS61102775A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987000692A1 (en) * | 1985-07-26 | 1987-01-29 | Hitachi, Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0458692B2 (ja) | 1992-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |