JPS61103263A - タリ−処理回路 - Google Patents
タリ−処理回路Info
- Publication number
- JPS61103263A JPS61103263A JP22461984A JP22461984A JPS61103263A JP S61103263 A JPS61103263 A JP S61103263A JP 22461984 A JP22461984 A JP 22461984A JP 22461984 A JP22461984 A JP 22461984A JP S61103263 A JPS61103263 A JP S61103263A
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- JP
- Japan
- Prior art keywords
- data
- latch
- tally
- output
- bit
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Control By Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロプロセッサから出力される制御系信
号のタリー処理回路に関する。
号のタリー処理回路に関する。
（従来の技術）
放送局の操作単においては、そのボタン操作に対応して
マイクロプロセッサを用いて各横制御機器を制御し、か
つその制御に対応したランプ表示を行っており、これら
制御信号をタリーと称している。
マイクロプロセッサを用いて各横制御機器を制御し、か
つその制御に対応したランプ表示を行っており、これら
制御信号をタリーと称している。
マイクロプロセッサを使用した制御回路において操作ボ
タンその他へ制御信号のタリーを出力する場合、データ
の性格等から、そのデータの構成がビット単位で独立し
ている場合と数ビットでコードをなす場合とがある。前
者のビット単位のデータの場合は、第３図のブロック図
に示す様に１データバス２につながるラッチ２１〜２ｎ
でアドレスデコーダ１からのラッチパルスに従ってう゛
ツチし、それをそのまま出力するのが一般的である。
タンその他へ制御信号のタリーを出力する場合、データ
の性格等から、そのデータの構成がビット単位で独立し
ている場合と数ビットでコードをなす場合とがある。前
者のビット単位のデータの場合は、第３図のブロック図
に示す様に１データバス２につながるラッチ２１〜２ｎ
でアドレスデコーダ１からのラッチパルスに従ってう゛
ツチし、それをそのまま出力するのが一般的である。
また後者のコードによる場合は、マイクロプロセ・ツサ
側でデコードしたものを出力すれば第３図の回路で対応
できるが、マイクロプロセッサの処理が増えることと、
出力ボートの数が増えるので好ましくない。このため第
４図のように１回路の出力にデータデコーダ３１〜３ｎ
を追加し、デコード［７て出力することができる。しか
しこの場合、第４図の回路はビット対応の処理はできな
いことになり、いずれの場合もそれぞれ異なりたハード
ウェアを必要となる。
側でデコードしたものを出力すれば第３図の回路で対応
できるが、マイクロプロセッサの処理が増えることと、
出力ボートの数が増えるので好ましくない。このため第
４図のように１回路の出力にデータデコーダ３１〜３ｎ
を追加し、デコード［７て出力することができる。しか
しこの場合、第４図の回路はビット対応の処理はできな
いことになり、いずれの場合もそれぞれ異なりたハード
ウェアを必要となる。
（発明の目的）
本発明の目的は、このような欠点をなくシ、同一のハー
ドウェアでマイクロプロセッサの負担を増すことなく、
コード構成のタリーにもビット構成のタリーにも対応で
きるようにしたタリー処理回路を提供することＫある。
ドウェアでマイクロプロセッサの負担を増すことなく、
コード構成のタリーにもビット構成のタリーにも対応で
きるようにしたタリー処理回路を提供することＫある。
（発明の構成）
本発明のタリー処理回路は、マイクロプロセッサのアド
レスバスからのアドレス信号およびモード設定信号を入
力して所定ポート番号でＩ／Ｏ書、ｌ（）
込パルスに同期したラッチパルスを発生するアドレ
スデコーダと、前記マイクロプロセッサのデータバスか
らのデータを前記ラッチパルスでラッチする複数のラッ
チ回路と、これら複数のラッチ回路の出力と前記モード
設定信号を入力し各ラッチ回路の出力をそれぞれデコー
ドして出力する複数のデータデコーダとを含み構成され
る。
レスバスからのアドレス信号およびモード設定信号を入
力して所定ポート番号でＩ／Ｏ書、ｌ（）
込パルスに同期したラッチパルスを発生するアドレ
スデコーダと、前記マイクロプロセッサのデータバスか
らのデータを前記ラッチパルスでラッチする複数のラッ
チ回路と、これら複数のラッチ回路の出力と前記モード
設定信号を入力し各ラッチ回路の出力をそれぞれデコー
ドして出力する複数のデータデコーダとを含み構成され
る。
（発明の原理）
本発明によれば、マイクロプロセッサのアドレスバス及
びＩ／Ｏ書込パルスによりラッチパルスを発生するアド
レスデコーダと、前記ラッチパルスでデータバスのデー
タをそれぞれラッチするラッテ回路と、これらラッチ回
路の出力をそれぞれレコードし出力するデータデコーダ
とにより、モード設定により、前記アドレスデコーダの
ラッチパルスとデータ；−ダのデコードとを制御し、マ
イクロプロセッサからのタリーデータに対しコード構成
でもビット構成でも対応できるようにしている。
びＩ／Ｏ書込パルスによりラッチパルスを発生するアド
レスデコーダと、前記ラッチパルスでデータバスのデー
タをそれぞれラッチするラッテ回路と、これらラッチ回
路の出力をそれぞれレコードし出力するデータデコーダ
とにより、モード設定により、前記アドレスデコーダの
ラッチパルスとデータ；−ダのデコードとを制御し、マ
イクロプロセッサからのタリーデータに対しコード構成
でもビット構成でも対応できるようにしている。
（実施例）
次に本発明の実施例について図面を参照して説
１・明する。
１・明する。
第１図は不発明の一実施例のブロック図である。
図において、２はデータバス、３はアドレスバス４はｌ
／Ｏ４Ｆ込パルス、５はアドレスデコーダ、６はモード
設定信号、２１〜２ｎはｎ個のラッチ、４１〜４ｎはｎ
個のデータデコーダを示す。モード設定信号６により、
ビット対応のタリー出力とした場合、アドレスデコーダ
５はラッチ２１〜２ｎへそれぞれ個別にアドレスバス３
からくるポート番号に応じてラッチパルスを供給し、デ
ータデコーダ４１〜４ｎはこれらラッチ２１〜２ｎから
のラップデータをビットに対応して出力するよう制御さ
れる。
／Ｏ４Ｆ込パルス、５はアドレスデコーダ、６はモード
設定信号、２１〜２ｎはｎ個のラッチ、４１〜４ｎはｎ
個のデータデコーダを示す。モード設定信号６により、
ビット対応のタリー出力とした場合、アドレスデコーダ
５はラッチ２１〜２ｎへそれぞれ個別にアドレスバス３
からくるポート番号に応じてラッチパルスを供給し、デ
ータデコーダ４１〜４ｎはこれらラッチ２１〜２ｎから
のラップデータをビットに対応して出力するよう制御さ
れる。
また、モード設定信号６がコード対応となった場合、ア
ドレスデコーダ５はラッチ２１〜２ｎをグループ分けし
、これらグループ内のラッチには同一ポート番号のラッ
チパルスを供給し、これらグループ内は同一データがラ
ッチされる。
ドレスデコーダ５はラッチ２１〜２ｎをグループ分けし
、これらグループ内のラッチには同一ポート番号のラッ
チパルスを供給し、これらグループ内は同一データがラ
ッチされる。
例えば、データバス２が８ビツトでデータデコーダ１個
が８出力とし、データが４ビツトの；−、ドで構成され
るとすれば、ラッチ２１とラッチ２２、ラッチ２３とラ
ッチ２４・・川・ラッチ２（ｎ−１）とラッチ２ｎは同
一ボートとなり、データデコーダ４１゜４３・・・・・
・４（２ｍ−１）はコードの□ＩＩ〜７Ｈに対応し、デ
ータデコーダ４２，４４・・・・・・４（２ｍ）はコー
ドのＢＨ、Ｉｌ＠に対応した出力を出すことになる（但
し２ｍ＝ｎとする）。同様にして、コードが４ピツト以
外のときも、アドレスデコーダ５のラッチパルスとデー
タデコーダ４１〜４ｎをそ−ドに応じて制御することに
より、対応させることができる。
が８出力とし、データが４ビツトの；−、ドで構成され
るとすれば、ラッチ２１とラッチ２２、ラッチ２３とラ
ッチ２４・・川・ラッチ２（ｎ−１）とラッチ２ｎは同
一ボートとなり、データデコーダ４１゜４３・・・・・
・４（２ｍ−１）はコードの□ＩＩ〜７Ｈに対応し、デ
ータデコーダ４２，４４・・・・・・４（２ｍ）はコー
ドのＢＨ、Ｉｌ＠に対応した出力を出すことになる（但
し２ｍ＝ｎとする）。同様にして、コードが４ピツト以
外のときも、アドレスデコーダ５のラッチパルスとデー
タデコーダ４１〜４ｎをそ−ドに応じて制御することに
より、対応させることができる。
第２図（ａ）、 （ｂ）は２個のラッチ、データデコー
ダと出力データとの関係をビット対応の場合および４ビ
ツトコード対応の場合について示したブロック図である
。ビット対応の場合（第２図（ａ） ） 、データデコ
ーダ５からのラッチパルスＡ、Ｂに対応してラッチ２１
．２２からデータＡ、Ｂがそれぞれ出力され、データデ
コーダ４１．４２から出力ＡＯ〜Ａ７．ＢＯ〜Ｂ７がそ
れぞれ出力される。また、コード対応の場合（第２図（
ｂ） ） 、データデコーダ５からのラッチパルスＡＫ
対してラッチ２１．２２から出力データＡＯ〜Ａ７．Ａ
ｇ〜ＡＦがそれぞれ出力される。
ダと出力データとの関係をビット対応の場合および４ビ
ツトコード対応の場合について示したブロック図である
。ビット対応の場合（第２図（ａ） ） 、データデコ
ーダ５からのラッチパルスＡ、Ｂに対応してラッチ２１
．２２からデータＡ、Ｂがそれぞれ出力され、データデ
コーダ４１．４２から出力ＡＯ〜Ａ７．ＢＯ〜Ｂ７がそ
れぞれ出力される。また、コード対応の場合（第２図（
ｂ） ） 、データデコーダ５からのラッチパルスＡＫ
対してラッチ２１．２２から出力データＡＯ〜Ａ７．Ａ
ｇ〜ＡＦがそれぞれ出力される。
（発明の効果）
本発明は、以上説明したように、モード設定に応じてア
ドレスバスダのラッチパルス出力とデータコーダのデコ
ードな制御することにより、同一ハードウェアでマイク
ロプロセッサからくるタリーデータについてコードにも
ビットにも対応できるタリー処理回路が得られる。
ドレスバスダのラッチパルス出力とデータコーダのデコ
ードな制御することにより、同一ハードウェアでマイク
ロプロセッサからくるタリーデータについてコードにも
ビットにも対応できるタリー処理回路が得られる。
第１図は本発明の一実施例を示すブロック図、第２図（
ａ）、 （ｂ）は、第１図における動作の一部を説明す
るブロック図、第３図、第４図は従来のタリー処理回路
のビット単位およびコードによる場合のブロック図であ
る。図において、 １．５・・・・・・アドレスデコーダ、２・・・・・・
データバス、３・・・・・・アドレスバス、４・・・・
・・Ｉ ／Ｏ 瞥込パルス、６・・・・・・モード設定
信号、２１〜２ｎ・・・・・・ラッチ。 ３１〜３ｎ、 ４１〜４ｎ・・・・・・データデコーダ
。 ６ 第１図 率２図
ａ）、 （ｂ）は、第１図における動作の一部を説明す
るブロック図、第３図、第４図は従来のタリー処理回路
のビット単位およびコードによる場合のブロック図であ
る。図において、 １．５・・・・・・アドレスデコーダ、２・・・・・・
データバス、３・・・・・・アドレスバス、４・・・・
・・Ｉ ／Ｏ 瞥込パルス、６・・・・・・モード設定
信号、２１〜２ｎ・・・・・・ラッチ。 ３１〜３ｎ、 ４１〜４ｎ・・・・・・データデコーダ
。 ６ 第１図 率２図
Claims (1)
- マイクロプロセッサのアドレスバスからのアドレス信号
およびモード設定信号を入力して所定ポート番号でＩ／
Ｏ書込パルスに同期したラッチパルスを発生するアドレ
スデコーダと、前記マイクロプロセッサのデータバスか
らのデータを前記ラッチパルスでラッチする複数のラッ
チ回路と、これらの複数のラッチ回路の出力と前記モー
ド設定信号を入力し、各ラッチ回路の出力をそれぞれデ
コードして出力する複数のデータデコーダとを含むタリ
ー処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22461984A JPS61103263A (ja) | 1984-10-25 | 1984-10-25 | タリ−処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22461984A JPS61103263A (ja) | 1984-10-25 | 1984-10-25 | タリ−処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61103263A true JPS61103263A (ja) | 1986-05-21 |
Family
ID=16816545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22461984A Pending JPS61103263A (ja) | 1984-10-25 | 1984-10-25 | タリ−処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61103263A (ja) |
-
1984
- 1984-10-25 JP JP22461984A patent/JPS61103263A/ja active Pending
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