JPH02266719A - データ伸張方法及びデータ伸張回路 - Google Patents
データ伸張方法及びデータ伸張回路Info
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- JPH02266719A JPH02266719A JP2052568A JP5256890A JPH02266719A JP H02266719 A JPH02266719 A JP H02266719A JP 2052568 A JP2052568 A JP 2052568A JP 5256890 A JP5256890 A JP 5256890A JP H02266719 A JPH02266719 A JP H02266719A
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- 102100023696 Histone-lysine N-methyltransferase SETDB1 Human genes 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/50—Conversion to or from non-linear codes, e.g. companding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ伸張（ｄａｔａ ｅｘｐａｎｓｉｏｎ）
方法及びデータ伸張回路に関するものである。データ伸
張と圧縮はデータ通信の分野でよく知られている。
方法及びデータ伸張回路に関するものである。データ伸
張と圧縮はデータ通信の分野でよく知られている。
本発明は特に、これに限らないが、セントラルオフィス
電話交換もしくはＰＡＢＸにおいて実施され得るような
データ伸張に関するものである。
電話交換もしくはＰＡＢＸにおいて実施され得るような
データ伸張に関するものである。
〔従来の技術〕
既知の交換方式においては、２線式加入者ラインはＢＯ
Ｒ３ＣＨＴインタフェース回路の手段によってＰＣＭハ
イウェイの交換に結合されている。
Ｒ３ＣＨＴインタフェース回路の手段によってＰＣＭハ
イウェイの交換に結合されている。
各々の加入者ラインには対応するインタフェース回路が
あり、加入者ラインの比較的高い電圧とインタフェース
回路の残りのより低いライン電圧とをインタフェースす
るための２線式加入者ラインに直接に接続される高電圧
回路と、電流供給特性の定義及び平衡対非平衡、２線式
対４線式の交換とを含む機能、並びにもっと通常のコー
ディング（符号化）及びフィルタリング（ろ波）機能を
実行する４線式ＰＣＭハイウェイへ結合される低電圧回
路とから構成されている。低電圧回路はＰＣＭハイウェ
イに結合されるアナログ部分とデジタル部分とから成る
。ＰＣＭハイウェイ上の音声信号は時間多重化され、典
型的には各々のタイムスロットに８ビツトワードを持つ
。しかしながら、典型的には１３／１４ビツトデータサ
ンプルが雑音による妨害を減少するためにデジタル部分
で必要となる。従って、データ圧縮は送信方向で実行さ
れなければならず、１３／ １４ビツトデータサンプル
が８ビツトワードに圧縮化され、逆にデータ伸張は受信
方向に実行されなければならず、８ビツトワードが１３
／ １４ビツトデータサンプルに伸張化される。最も広
く使われる二つのデータ圧縮／伸張法則はへ法則（Ａ−
１ａｗ）という欧州標準及びＭｕ法則（Ｍ ｕ −ｌａ
ｗ）という欧州標準である。本発明は、特定すれば、デ
ータ伸張方法及びそのための装置としてのデータ伸張回
路に関するものである。
あり、加入者ラインの比較的高い電圧とインタフェース
回路の残りのより低いライン電圧とをインタフェースす
るための２線式加入者ラインに直接に接続される高電圧
回路と、電流供給特性の定義及び平衡対非平衡、２線式
対４線式の交換とを含む機能、並びにもっと通常のコー
ディング（符号化）及びフィルタリング（ろ波）機能を
実行する４線式ＰＣＭハイウェイへ結合される低電圧回
路とから構成されている。低電圧回路はＰＣＭハイウェ
イに結合されるアナログ部分とデジタル部分とから成る
。ＰＣＭハイウェイ上の音声信号は時間多重化され、典
型的には各々のタイムスロットに８ビツトワードを持つ
。しかしながら、典型的には１３／１４ビツトデータサ
ンプルが雑音による妨害を減少するためにデジタル部分
で必要となる。従って、データ圧縮は送信方向で実行さ
れなければならず、１３／ １４ビツトデータサンプル
が８ビツトワードに圧縮化され、逆にデータ伸張は受信
方向に実行されなければならず、８ビツトワードが１３
／ １４ビツトデータサンプルに伸張化される。最も広
く使われる二つのデータ圧縮／伸張法則はへ法則（Ａ−
１ａｗ）という欧州標準及びＭｕ法則（Ｍ ｕ −ｌａ
ｗ）という欧州標準である。本発明は、特定すれば、デ
ータ伸張方法及びそのための装置としてのデータ伸張回
路に関するものである。
典型的なデータ圧縮回路において、正の入力データに対
して、８ビツトワードはＡ法則によって１３ビツトに、
あるいはＭｕ法則によって１４ビツトに伸張される。し
かしながら、負の入力データに対して、■の補数の発生
ステップに“ｌを足す”ステップを続けるような、別の
ステップが２の補数を発生するために必要となる。“ｌ
を足す”ステップ（“ａｄｄ ｏｎｅ ５ｔｅｐ）を実
行するために、これはビット当り１個の加算セルからな
る１４ビツト加算器を必要とし、各々のセルに２０個は
どのトランジスタがあるので、大量のトランジスタが必
要となる。この実質的なる重大なハードウェア要求は関
連する遅延時間が著しいことでさらに不利をもたらす。
して、８ビツトワードはＡ法則によって１３ビツトに、
あるいはＭｕ法則によって１４ビツトに伸張される。し
かしながら、負の入力データに対して、■の補数の発生
ステップに“ｌを足す”ステップを続けるような、別の
ステップが２の補数を発生するために必要となる。“ｌ
を足す”ステップ（“ａｄｄ ｏｎｅ ５ｔｅｐ）を実
行するために、これはビット当り１個の加算セルからな
る１４ビツト加算器を必要とし、各々のセルに２０個は
どのトランジスタがあるので、大量のトランジスタが必
要となる。この実質的なる重大なハードウェア要求は関
連する遅延時間が著しいことでさらに不利をもたらす。
本発明の目的は前記の不利が軽減される、伸張データの
改善された方法とそのための機器、即ちデータ伸張方法
及びデータ伸張回路を提供するものである。
改善された方法とそのための機器、即ちデータ伸張方法
及びデータ伸張回路を提供するものである。
本発明の第１の側面によれば、次の工程の組み合わせか
らなるディジタルデータ伸張方法が提供される。即ち、 符号ビットと、ｎビットで定められるセグメントと、及
びｍビットで定められるインターバルとからなるデータ
を受信する工程と、 セグメント復号化器の手段で前記のセグメントを復号化
し、それによってそれに依存する信号を発生する工程と
、 第１ビット位置においてデータ伸張法則に従いかつセグ
メント復号化器からの前記信号に依存するｍインターバ
ルビットからなる伸張データシーケンスを発生する工程
と、 伸張データシーケンスが負であるかどうかを決定し前記
決定に応じて前記伸張データシーケンスの反転（ｉｎｖ
ｅｒｓｅ）を発生する工程と、伸張データシーケンスを
出力する工程との工程の組み合わせから構成され、前記
方法は、前記符号ビットの反転を発生する工程と、前記
第１ビット位置よりも下位の第２ビット位置に反転符号
ビットを導入し、それにより結果として伸張データシー
ケンスを発生する工程とによって特徴づけられている。
らなるディジタルデータ伸張方法が提供される。即ち、 符号ビットと、ｎビットで定められるセグメントと、及
びｍビットで定められるインターバルとからなるデータ
を受信する工程と、 セグメント復号化器の手段で前記のセグメントを復号化
し、それによってそれに依存する信号を発生する工程と
、 第１ビット位置においてデータ伸張法則に従いかつセグ
メント復号化器からの前記信号に依存するｍインターバ
ルビットからなる伸張データシーケンスを発生する工程
と、 伸張データシーケンスが負であるかどうかを決定し前記
決定に応じて前記伸張データシーケンスの反転（ｉｎｖ
ｅｒｓｅ）を発生する工程と、伸張データシーケンスを
出力する工程との工程の組み合わせから構成され、前記
方法は、前記符号ビットの反転を発生する工程と、前記
第１ビット位置よりも下位の第２ビット位置に反転符号
ビットを導入し、それにより結果として伸張データシー
ケンスを発生する工程とによって特徴づけられている。
本発明の第２の側面によると、符号ビットと、ｎビット
で定義されるセグメントと、ｍビットで定義されるイン
ターバルとからなるデータを伸張するデータ伸張回路が
提供されている。即ち、前記回路は、 前記データを受信する入力手段と、 前記セグメントを復号化しそれによりそれに依存して信
号を発生するセグメント復号化器手段と、データ伸張法
則に従い、かつセグメント復号化器からの前記信号に依
存して、第１ビット位置にｍインターバルビットから成
る伸張データシーケンスを発生する論理アレイ手段と、 前記伸張データが負であるかどうかを決定する決定手段
と、 負の伸張データの反転を発生するデータ反転手段と、 前記伸張データシーケンスを出力する出力手段とから構
成され、更に、前記論理アレイ手段は、前記符号ビット
の反転を発生する反転手段と、及び、 前記第１ビット位置よりも下位の第２ビット位置に反転
符号を導入しそれによって結果としての伸張データシー
ケンスを発生する導入手段とを含むことを特徴とする。
で定義されるセグメントと、ｍビットで定義されるイン
ターバルとからなるデータを伸張するデータ伸張回路が
提供されている。即ち、前記回路は、 前記データを受信する入力手段と、 前記セグメントを復号化しそれによりそれに依存して信
号を発生するセグメント復号化器手段と、データ伸張法
則に従い、かつセグメント復号化器からの前記信号に依
存して、第１ビット位置にｍインターバルビットから成
る伸張データシーケンスを発生する論理アレイ手段と、 前記伸張データが負であるかどうかを決定する決定手段
と、 負の伸張データの反転を発生するデータ反転手段と、 前記伸張データシーケンスを出力する出力手段とから構
成され、更に、前記論理アレイ手段は、前記符号ビット
の反転を発生する反転手段と、及び、 前記第１ビット位置よりも下位の第２ビット位置に反転
符号を導入しそれによって結果としての伸張データシー
ケンスを発生する導入手段とを含むことを特徴とする。
ハードウェアの回路面積を縮小することにより、その関
連する遅延時間も縮小されることが認められる。
連する遅延時間も縮小されることが認められる。
更には、このようなデータ伸張を実行するのに要求され
るソフトウェアでの“加算”ステートメントの必要性を
取り除くことによって、その関連する実行時間も低減化
される。
るソフトウェアでの“加算”ステートメントの必要性を
取り除くことによって、その関連する実行時間も低減化
される。
符号ビット、ｎビットにより定義されるセグメント、及
びｍビットにより定義されるインターバルから成るデー
タを伸張するためのデータ伸張回路（３０）が提供され
ている。前記回路は、前記データを受信する入力手段（
３２）と、前記セグメントを復号化しそれによってそれ
に依存する信号を発生するセグメント復号化器手段（６
６）と、 データ伸張法則に従い、かつセグメント復号化器からの
前記信号に依存して第１ビット位置にｍインターバルビ
ットを含む伸張データシーケンスを発生する論理アレイ
手段（５２）と、前記伸張データが負であるかどうかを
決定する決定手段と、 負の伸張データの反転を発生するデータ反転手段（１２
０）と、 前記の伸張データシーケンスを出力する出力手段とから
構成されており、さらに以下を含む前記論理アレイ手段
（５２）によって規定されている。即ち、 前記符号ビットの反転を発生する反転手段（１５０゜１
５２、１５４）と、及び 前記第１ビット位置よりも下位の第２ビット位置に反転
符号ビットを導入し、それによって結果としてデータシ
ーケンスを発生する導入手段である。
びｍビットにより定義されるインターバルから成るデー
タを伸張するためのデータ伸張回路（３０）が提供され
ている。前記回路は、前記データを受信する入力手段（
３２）と、前記セグメントを復号化しそれによってそれ
に依存する信号を発生するセグメント復号化器手段（６
６）と、 データ伸張法則に従い、かつセグメント復号化器からの
前記信号に依存して第１ビット位置にｍインターバルビ
ットを含む伸張データシーケンスを発生する論理アレイ
手段（５２）と、前記伸張データが負であるかどうかを
決定する決定手段と、 負の伸張データの反転を発生するデータ反転手段（１２
０）と、 前記の伸張データシーケンスを出力する出力手段とから
構成されており、さらに以下を含む前記論理アレイ手段
（５２）によって規定されている。即ち、 前記符号ビットの反転を発生する反転手段（１５０゜１
５２、１５４）と、及び 前記第１ビット位置よりも下位の第２ビット位置に反転
符号ビットを導入し、それによって結果としてデータシ
ーケンスを発生する導入手段である。
符号ビット、ｎビットにより定義されるセグメント、及
びｍビットによって定義されるインターバルから成るデ
ータを伸張する方法も公開される。
びｍビットによって定義されるインターバルから成るデ
ータを伸張する方法も公開される。
まず第１図を参照すると、電話交換において、各々の２
線式加入者ライン４は高電圧回路６及び低電圧回路８か
ら成る加入者ラインインタフェース回路２によってＰＣ
ＭハイウェイｌＯに結合されている。高電圧回路６と低
電圧回路８は制御ライン１２によって相互接続されてい
る。
線式加入者ライン４は高電圧回路６及び低電圧回路８か
ら成る加入者ラインインタフェース回路２によってＰＣ
ＭハイウェイｌＯに結合されている。高電圧回路６と低
電圧回路８は制御ライン１２によって相互接続されてい
る。
既知の例となる加入者ラインインタフェース回路はモト
ローラ社（Ｍｏｔｏｒｏｌａ、 Ｉ ｎｃ、 ）とその
関連会社によって製造、販売されている。
ローラ社（Ｍｏｔｏｒｏｌａ、 Ｉ ｎｃ、 ）とその
関連会社によって製造、販売されている。
高電圧回路６は比較的に簡単な回路であり比較的高電圧
の加入者ライン４とより低いライン電圧のインタフェー
ス回路２の残りとをインタフェースするためのものであ
る。低電圧回路８は、２線式加入者ラインの差動信号が
４線式不平衡信号に又はその逆に変換される２線式対４
線式変換、ＤＣループ特性の設定、オフフック検知、共
通モード除去及び発生の調整、アリアス防止及び再構成
フィルタ、及びアナログからディジタルとディジタルか
らアナログへの変換等からなるアナログ関数を実行する
ためのアナログ部分Ｉ４と、利得及び周波数の調節並び
にデータ圧縮及び伸張等のディジタル信号処理及び関数
を実行するためのディジタル部分１８とからなる。デー
タ伸張及び圧縮を達成するためにディジタル部分１８は
データ伸張回路１６とデータ圧縮回路２０とから成り各
々はＰＣＭインタフェース回路（図示されていない）を
介してＰＣＭハイウェイに結合されている。このような
ディジタル部分１８の動作モードはもっと本格的に“加
入者ラインカード配置”と題する欧州特許願第８６９０
５３４６号明細書において記述されており、その開示内
容はこれにより参考としてこの中に組み入れられている
。
の加入者ライン４とより低いライン電圧のインタフェー
ス回路２の残りとをインタフェースするためのものであ
る。低電圧回路８は、２線式加入者ラインの差動信号が
４線式不平衡信号に又はその逆に変換される２線式対４
線式変換、ＤＣループ特性の設定、オフフック検知、共
通モード除去及び発生の調整、アリアス防止及び再構成
フィルタ、及びアナログからディジタルとディジタルか
らアナログへの変換等からなるアナログ関数を実行する
ためのアナログ部分Ｉ４と、利得及び周波数の調節並び
にデータ圧縮及び伸張等のディジタル信号処理及び関数
を実行するためのディジタル部分１８とからなる。デー
タ伸張及び圧縮を達成するためにディジタル部分１８は
データ伸張回路１６とデータ圧縮回路２０とから成り各
々はＰＣＭインタフェース回路（図示されていない）を
介してＰＣＭハイウェイに結合されている。このような
ディジタル部分１８の動作モードはもっと本格的に“加
入者ラインカード配置”と題する欧州特許願第８６９０
５３４６号明細書において記述されており、その開示内
容はこれにより参考としてこの中に組み入れられている
。
次に第２図をも参照すると、圧縮された８ビツトデータ
はデータバス３２を介してデータ伸張回路３０に通って
行き（転送、伝送され）、８ビットライン３４．３６．
３８．４０．４２．４４．４６．４８をＰＣＭハイウェ
イＩＯに結合される。そのデータは、最上位ビット （
Ｍ Ｓ Ｂ ： ｍｏｓｔ ５１ｇｎ１ｆｉｃａｎｔ
ｂｉｔ）ライン４８を経由する符号ビットＳと、ビット
ライン４２．４４．４６の各々を経由する３ビツトＳ
ｌ＋ Ｓ ｔ＋ Ｓ ｓｒにより定義されるセグメント
と、並びにビットライン３４．３６．３８゜４０の各々
を経由する４ビツトＩ Ｉ＋ Ｉ ｔ、 Ｉ Ｉ Ｉ
４で定義されるインターバルとからなる。全８ビットラ
イン３４−３８はプログラム可能な論理アレイ（ＰＬＡ
）５２に結合される。
はデータバス３２を介してデータ伸張回路３０に通って
行き（転送、伝送され）、８ビットライン３４．３６．
３８．４０．４２．４４．４６．４８をＰＣＭハイウェ
イＩＯに結合される。そのデータは、最上位ビット （
Ｍ Ｓ Ｂ ： ｍｏｓｔ ５１ｇｎ１ｆｉｃａｎｔ
ｂｉｔ）ライン４８を経由する符号ビットＳと、ビット
ライン４２．４４．４６の各々を経由する３ビツトＳ
ｌ＋ Ｓ ｔ＋ Ｓ ｓｒにより定義されるセグメント
と、並びにビットライン３４．３６．３８゜４０の各々
を経由する４ビツトＩ Ｉ＋ Ｉ ｔ、 Ｉ Ｉ Ｉ
４で定義されるインターバルとからなる。全８ビットラ
イン３４−３８はプログラム可能な論理アレイ（ＰＬＡ
）５２に結合される。
４つのインターバルビットライン３４．３６．３８．４
０はインターバル復号化器５０を介してＰＬＡ５２に結
合される。インターバル復号化器５０は必要に応じて選
定の伸張法則に従ってインターバルビットＩｔ＋Ｉ ｔ
、 Ｉ ３＋ １４を反転する。
０はインターバル復号化器５０を介してＰＬＡ５２に結
合される。インターバル復号化器５０は必要に応じて選
定の伸張法則に従ってインターバルビットＩｔ＋Ｉ ｔ
、 Ｉ ３＋ １４を反転する。
３つのセグメントビットライン４２．４４．４６はセグ
メント復号化器６６に結合される。セグメント復号化器
６６はＰＬＡ５２に結合され、動作において、セグメン
ト復号化器６６からの信号がＰＬＡ５２を駆動してイン
ターバルビットＩ ｌ＋ １ ！＋ Ｉ ｉ Ｉ ４を
インターバル復号化器５０からＡ法則ないしＭｕ法則の
いずれかに従う伸張データシーケンスの正しい順位（ｒ
ａｎｋ）に導くようになる。ＰＬＡ５２も最上位ビット
（ＭＳＢ）のために０を他のビット順位に導入し最下
位ビット （Ｌ Ｓ Ｂ ： １ｅａｓｔ ５１ｇｎ１
ｆｉｃａｎｔｂｉｔ）のために符号ビットＳとその反転
Ｓに依存する特定のパターンを導入する。この最下位ビ
ット（ＬＳＢ）パターンはより詳細に以下で述べられる
。 符号ビットライン４８はノードＢで、そしてまた、
符号ビットの反転（Ｓ＝ＮＯＴ （Ｓ）が通る第２符号
ビットライン６８を介して、ＰＬＡ５２に結合される。
メント復号化器６６に結合される。セグメント復号化器
６６はＰＬＡ５２に結合され、動作において、セグメン
ト復号化器６６からの信号がＰＬＡ５２を駆動してイン
ターバルビットＩ ｌ＋ １ ！＋ Ｉ ｉ Ｉ ４を
インターバル復号化器５０からＡ法則ないしＭｕ法則の
いずれかに従う伸張データシーケンスの正しい順位（ｒ
ａｎｋ）に導くようになる。ＰＬＡ５２も最上位ビット
（ＭＳＢ）のために０を他のビット順位に導入し最下
位ビット （Ｌ Ｓ Ｂ ： １ｅａｓｔ ５１ｇｎ１
ｆｉｃａｎｔｂｉｔ）のために符号ビットＳとその反転
Ｓに依存する特定のパターンを導入する。この最下位ビ
ット（ＬＳＢ）パターンはより詳細に以下で述べられる
。 符号ビットライン４８はノードＢで、そしてまた、
符号ビットの反転（Ｓ＝ＮＯＴ （Ｓ）が通る第２符号
ビットライン６８を介して、ＰＬＡ５２に結合される。
簡単なプログラミングによる望ましい実施例において、
ＡないしＭｕ法則データ伸張のいづれかひとつを選択す
ることが可能であり、これがライン５８．６０．６２の
各々に沿って供給される信号ＣＬＣ，ＭＵｎ、ＧＲＥＳ
ＥＴと共に８ビツトアドレスバス５６を経由する８ビッ
トアドレス信号によって制御される、法則選択復号化器
５４により達成される。
ＡないしＭｕ法則データ伸張のいづれかひとつを選択す
ることが可能であり、これがライン５８．６０．６２の
各々に沿って供給される信号ＣＬＣ，ＭＵｎ、ＧＲＥＳ
ＥＴと共に８ビツトアドレスバス５６を経由する８ビッ
トアドレス信号によって制御される、法則選択復号化器
５４により達成される。
ＰＬＡ５２からの出カフ０−９０は直接にそしてまた加
算器９４を介してスイッチブロック９２に結合される。
算器９４を介してスイッチブロック９２に結合される。
加算器９４は１１個の相互接続された加算器セル９８−
１１８のグループからなり、Ｍｕ法則伸張の場合におい
てのみ使用されＰＬＡ５２で発生した伸張データシーケ
ンスから３３（即ち、１１１１１１１０１１１ＩＩを加
算）を引く。
１１８のグループからなり、Ｍｕ法則伸張の場合におい
てのみ使用されＰＬＡ５２で発生した伸張データシーケ
ンスから３３（即ち、１１１１１１１０１１１ＩＩを加
算）を引く。
スイッチブロック９２はＡＬＡＷ信号ライン６４及び選
択ライン５５を介する法則選択復号化器５４に接続され
、スイッチの状態が伸張法則のどのひとつが選択された
かに依存するようになる。このようにして、スイッチブ
ロック９２は、ＰＬＡ５２から出力した伸張データシー
ケンスが、Ｍｕ法則伸張に対して、スイッチブロック９
２に接続されたｌの補数発生器１２０へ加算器９４を通
じて導かれ、Ａ法則拡張に対して、直接に１の補数発生
器１２０に導かれる。
択ライン５５を介する法則選択復号化器５４に接続され
、スイッチの状態が伸張法則のどのひとつが選択された
かに依存するようになる。このようにして、スイッチブ
ロック９２は、ＰＬＡ５２から出力した伸張データシー
ケンスが、Ｍｕ法則伸張に対して、スイッチブロック９
２に接続されたｌの補数発生器１２０へ加算器９４を通
じて導かれ、Ａ法則拡張に対して、直接に１の補数発生
器１２０に導かれる。
ｌの補数発生器１２０は、内部データバス１４６に結合
する関連の出力バッファ１２２−１４４に接続されたラ
ッチのグループからなる。■の補数発生器１２０は符号
ビットラインと、加算器９４の第１加算セル９８に結合
されるラインとの間に接続されて、結果のデータが負な
らばｌの補数が発生されるようになり、Ａ法則データ拡
張に対してｌの補数が負の人力データ（すなわち５＝１
）に対応する符号ビットライン４８の信号に応答して発
生され、ＭＵ法則データ伸張に対して１の補数が負の伸
張データに対応する加算器セル９８によって作られる最
上位ビット （ＭＳＢ）に応答して発生される。望まし
い実施例の内部データバス１４６は！９ビット長（１８
−０）であり、これは、雑音干渉による誤りを減少する
十分に大きな数のデータビットであることを確保するた
めである。しかしながら、外部のＰＣＭハイウェイＩＯ
に関してデータの有用な範囲はＭｕ法則に対して１４ビ
ツト、Ａ法則に対して１３ビツトである。
する関連の出力バッファ１２２−１４４に接続されたラ
ッチのグループからなる。■の補数発生器１２０は符号
ビットラインと、加算器９４の第１加算セル９８に結合
されるラインとの間に接続されて、結果のデータが負な
らばｌの補数が発生されるようになり、Ａ法則データ拡
張に対してｌの補数が負の人力データ（すなわち５＝１
）に対応する符号ビットライン４８の信号に応答して発
生され、ＭＵ法則データ伸張に対して１の補数が負の伸
張データに対応する加算器セル９８によって作られる最
上位ビット （ＭＳＢ）に応答して発生される。望まし
い実施例の内部データバス１４６は！９ビット長（１８
−０）であり、これは、雑音干渉による誤りを減少する
十分に大きな数のデータビットであることを確保するた
めである。しかしながら、外部のＰＣＭハイウェイＩＯ
に関してデータの有用な範囲はＭｕ法則に対して１４ビ
ツト、Ａ法則に対して１３ビツトである。
Ｍｕ法則の１４ビツトデータのサンプルはＡ法則の１３
ビツトのそれと同一の１３ビツトからなり、即ち、符号
ビットと、出力バッファ１２２−１２４から出力された
１２ビツト、そしてさらに法則選択復号器５４に結合さ
れているバッファ＋４８から出力されたＩビットからな
る。そのデータの残りの５つの最下位ビット （Ｌ Ｓ
Ｂ ）は純粋に補充の（ｆｉｌｌ−ｏｕｔ）ビットで
ある。
ビツトのそれと同一の１３ビツトからなり、即ち、符号
ビットと、出力バッファ１２２−１２４から出力された
１２ビツト、そしてさらに法則選択復号器５４に結合さ
れているバッファ＋４８から出力されたＩビットからな
る。そのデータの残りの５つの最下位ビット （Ｌ Ｓ
Ｂ ）は純粋に補充の（ｆｉｌｌ−ｏｕｔ）ビットで
ある。
実例のデータ伸張回路の動作モードがここで説明される
。
。
動作の始めでグローバルリセット（ｇｌｏｂａｌ ｒｅ
ｓｅｔ〕は信号ＧＲＥＳＥＴをライン６２に適用するこ
とで実行される。これはへ法則データ伸張を選ぶ。
ｓｅｔ〕は信号ＧＲＥＳＥＴをライン６２に適用するこ
とで実行される。これはへ法則データ伸張を選ぶ。
８ビツト入カデータはＰＣＭインタフェース（図示され
ていない）からデータバス３２を経由して伸張回路３０
に入る。セグメントを定義する３つのビットＳ Ｉｔ
Ｓ ｔ、 Ｓ １はセグメント復号化器６６で復号化さ
れ、そして４つのインターバルビット■ｌ。
ていない）からデータバス３２を経由して伸張回路３０
に入る。セグメントを定義する３つのビットＳ Ｉｔ
Ｓ ｔ、 Ｓ １はセグメント復号化器６６で復号化さ
れ、そして４つのインターバルビット■ｌ。
Ｉ Ｉ Ｉ ｓ、 Ｉ ４は選択的反転のためにインタ
ーバル復号化器５０に供給される。符号ビットの反転は
ゲート１５０．１５２．１５４により第２符号ビットラ
イン６８に発生される。
ーバル復号化器５０に供給される。符号ビットの反転は
ゲート１５０．１５２．１５４により第２符号ビットラ
イン６８に発生される。
セグメントＳ ＋、 Ｓ ｔ、 Ｓ ｓを復号化するの
にセグメント復号化器６６で発生される信号に従って、
及びへ法則に従って、人力データは伸張データシーケン
スの適切な順位でインターバルビットＩ 、、 Ｉ３＋
Ｉ ｓｒ Ｉ ４を導入することで伸張される。加え
て、符号ビットの反転（Ｓ）は、符号ビット（Ｓ）をあ
とに伴ない、符号ビットライン４８及びＰＬＡ５２に結
合された第２符号ビットライン６８を介して最下位ビッ
ト （Ｌ Ｓ Ｂ ）のために導入される。第１表は、
Ａ法則に従って、かつ本発明に従って、ＰＬＡ５２によ
って発生される伸張データのビットパターンを示す。
にセグメント復号化器６６で発生される信号に従って、
及びへ法則に従って、人力データは伸張データシーケン
スの適切な順位でインターバルビットＩ 、、 Ｉ３＋
Ｉ ｓｒ Ｉ ４を導入することで伸張される。加え
て、符号ビットの反転（Ｓ）は、符号ビット（Ｓ）をあ
とに伴ない、符号ビットライン４８及びＰＬＡ５２に結
合された第２符号ビットライン６８を介して最下位ビッ
ト （Ｌ Ｓ Ｂ ）のために導入される。第１表は、
Ａ法則に従って、かつ本発明に従って、ＰＬＡ５２によ
って発生される伸張データのビットパターンを示す。
第１表Ａ→却【１
符号ビットＳ及びその反転Ｓを導入することによって第
１表の伸張シーケンスは、ここまで何の区別もつけない
で、正の人力データ（Ｓ＝０．８＝１）及び負の入力デ
ータ（Ｓ＝ｌ、５＝０）の両方に対応することが認めら
れる。データ伸張の方法は正の入力データ及び負の入力
データに対して類似しており、唯一の相違は負の入力デ
ータに対するｌの補数の発生の別のステップが必要とさ
れることである。
１表の伸張シーケンスは、ここまで何の区別もつけない
で、正の人力データ（Ｓ＝０．８＝１）及び負の入力デ
ータ（Ｓ＝ｌ、５＝０）の両方に対応することが認めら
れる。データ伸張の方法は正の入力データ及び負の入力
データに対して類似しており、唯一の相違は負の入力デ
ータに対するｌの補数の発生の別のステップが必要とさ
れることである。
Ａ法則のデータ拡張が選択されると、スイッチ９２の状
態は、ＰＬＡ５２から出力される伸張データが１の補数
発生器１２０へ移るようなものとなる。
態は、ＰＬＡ５２から出力される伸張データが１の補数
発生器１２０へ移るようなものとなる。
もし入力データが正（Ｓ＝Ｏ）であるなら、データの反
転は発生されないし、伸張データはｌの補数の発生器１
２０のラッチのグループの中へ直接にラッチされる。し
かしながら、負の人力データ（Ｓ＝１）に対してｌの補
数が発生され、結果の反転データはそれに続いてラッチ
される。
転は発生されないし、伸張データはｌの補数の発生器１
２０のラッチのグループの中へ直接にラッチされる。し
かしながら、負の人力データ（Ｓ＝１）に対してｌの補
数が発生され、結果の反転データはそれに続いてラッチ
される。
制御器（図示されていない）によりライン１５６゜１５
８の各々に印加される信号ＥＸＰ及びＣＬＢに対応して
、結果の伸張データは出力バッファ１２２−１４４を介
して内部データバス１４６に入る。
８の各々に印加される信号ＥＸＰ及びＣＬＢに対応して
、結果の伸張データは出力バッファ１２２−１４４を介
して内部データバス１４６に入る。
上記の説明はＡ法則に従うデータ伸張の方法を述べてい
るが、しかしながら、初期グローバルリセット （ＧＲ
ＥＳＥＴ）動作を実行し伸張法則をＡ法則に合わせた後
でも、Ｍｕ法則は信号ＡＤＲＣ，ＣＬＣ及びＭＵｎを法
則選択復号化器５４に印加することにより選択し得る。
るが、しかしながら、初期グローバルリセット （ＧＲ
ＥＳＥＴ）動作を実行し伸張法則をＡ法則に合わせた後
でも、Ｍｕ法則は信号ＡＤＲＣ，ＣＬＣ及びＭＵｎを法
則選択復号化器５４に印加することにより選択し得る。
Ｍｕ法則に従うデータ伸張の方法は、入力データが、セ
グメントＳ ｌ＋ Ｓ ！、 Ｓ ｓを復号化するのに
セグメント復号化器６６に発生される信号に従って、及
びＭｕ法則に従って、伸張データシーケンスの適切な順
位でインターバルビットＩ Ｉｔ Ｉ ｔ、 Ｉ −、
Ｉ ｓを導入することにより伸張されることにおいて、
Ａ法則のそれと類似している。また、符号ビット（Ｓ）
をあとに伴う、符号ビットの反転（Ｓ）は、符号ビット
ライン４８及びＰＬＡ５２に結合された第２ビツトライ
ン６８を介して最下位ビットのために導入される。しか
しながら、ＰＬＡ５２に発生される伸張データのビット
パターンは異なる形を有しており、第２表はＭｕ法則に
従い、かつ本発明に従うＰＬＡ５２によって発生される
伸張データのビットパターンを示す。
グメントＳ ｌ＋ Ｓ ！、 Ｓ ｓを復号化するのに
セグメント復号化器６６に発生される信号に従って、及
びＭｕ法則に従って、伸張データシーケンスの適切な順
位でインターバルビットＩ Ｉｔ Ｉ ｔ、 Ｉ −、
Ｉ ｓを導入することにより伸張されることにおいて、
Ａ法則のそれと類似している。また、符号ビット（Ｓ）
をあとに伴う、符号ビットの反転（Ｓ）は、符号ビット
ライン４８及びＰＬＡ５２に結合された第２ビツトライ
ン６８を介して最下位ビットのために導入される。しか
しながら、ＰＬＡ５２に発生される伸張データのビット
パターンは異なる形を有しており、第２表はＭｕ法則に
従い、かつ本発明に従うＰＬＡ５２によって発生される
伸張データのビットパターンを示す。
第２表Ｍｕ−法則
Ｍｕ法則が一度、選択されると、法則選択復号化器５４
からの信号はスイッチブロック９２のブロックの状態を
変えて、ＰＬＡ５２から出力された伸張データは加算器
９４に導かれ、そこで３３が伸張データから引かれるよ
うになる。その結果の伸張データは次に１の補数の発生
器１２０に入る。第！加算器セル９８から出力され負と
正のデータを区別する結果の伸張データの最上位ビット
（ＭＳＢ）に依存して、結果としての伸張データが負
であれば、■の補数が発生され結果としての反転データ
はデータラッチのグループの中ヘラッチされるが、しか
し、結果としての伸張データが正であるならば、データ
反転は発生されずにデータはデータラッチの中へ直接に
ラッチされる。
からの信号はスイッチブロック９２のブロックの状態を
変えて、ＰＬＡ５２から出力された伸張データは加算器
９４に導かれ、そこで３３が伸張データから引かれるよ
うになる。その結果の伸張データは次に１の補数の発生
器１２０に入る。第！加算器セル９８から出力され負と
正のデータを区別する結果の伸張データの最上位ビット
（ＭＳＢ）に依存して、結果としての伸張データが負
であれば、■の補数が発生され結果としての反転データ
はデータラッチのグループの中ヘラッチされるが、しか
し、結果としての伸張データが正であるならば、データ
反転は発生されずにデータはデータラッチの中へ直接に
ラッチされる。
結果としての伸張データはＡ法則に対するそれと同じ動
作に従って内部データバス１４６に入る。
作に従って内部データバス１４６に入る。
本発明の構成において、Ａ法則ないしＭｕ法則の伸張デ
ータの最下位ビット （Ｌ Ｓ Ｂ ）の簡単な論理変
換がＰＬＡ５２において実行されるように許容すること
で、その効果が負の値に対して“ｌを足す“ことである
ようになり、負の値に対して伸張の過程の終りで“ｌを
足す”ステップを実施する１４ビツト全加算器を持つ必
要性が回避される。
ータの最下位ビット （Ｌ Ｓ Ｂ ）の簡単な論理変
換がＰＬＡ５２において実行されるように許容すること
で、その効果が負の値に対して“ｌを足す“ことである
ようになり、負の値に対して伸張の過程の終りで“ｌを
足す”ステップを実施する１４ビツト全加算器を持つ必
要性が回避される。
その結果として、全加算器の関連する遅延時間は“ｌを
足す”ステップ（工程）を持つ必要性を除（ことで回避
され、ソフトウェアプログラムの加算ステートメントが
もはや要らなくなり、それによって関連する実行時間を
回避する。この様にして、データ伸張に取られる全体の
時間は著しく縮小される。
足す”ステップ（工程）を持つ必要性を除（ことで回避
され、ソフトウェアプログラムの加算ステートメントが
もはや要らなくなり、それによって関連する実行時間を
回避する。この様にして、データ伸張に取られる全体の
時間は著しく縮小される。
以下に本発明の実施態様を列記する。
■、 第２ビット位置よりも下位のひとつ以上の第３ビ
ット位置に符号ビットを導入することでさらに規定され
る前記特許請求の範囲第１項に従うディジタルデータ伸
張方法。
ット位置に符号ビットを導入することでさらに規定され
る前記特許請求の範囲第１項に従うディジタルデータ伸
張方法。
２、 前記データ伸張法則がＡ法則である前記特許請求
の範囲第１項記載のディジタルデータ伸張方法。
の範囲第１項記載のディジタルデータ伸張方法。
３、 前記データ伸張法則がＭｕ法則であり、その結果
としての伸張データシーケンスから３３を差引く追加の
工程を含む、前記特許請求の範囲第１項記載のディジタ
ルデータ伸張方法。
としての伸張データシーケンスから３３を差引く追加の
工程を含む、前記特許請求の範囲第１項記載のディジタ
ルデータ伸張方法。
４、 前記セグメントを復号化する前に、前記データ伸
張法則のひとつを選択する追加の工程を前記方法が含む
ことを特徴とする前記実施態様項２もしくは３の内いず
れか１項記載のディジタルデータ伸張方法。
張法則のひとつを選択する追加の工程を前記方法が含む
ことを特徴とする前記実施態様項２もしくは３の内いず
れか１項記載のディジタルデータ伸張方法。
５、 第２ビット位置よりも下位のひとつ以上の第３ビ
ット位置に符号ビットを前記導入手段がさらに導入する
ことを特徴とする特許 第２項記載のデータを伸張するディジタルデータ伸張回
路。
ット位置に符号ビットを前記導入手段がさらに導入する
ことを特徴とする特許 第２項記載のデータを伸張するディジタルデータ伸張回
路。
６、 前記データ伸張法則がＡ法則であることを特徴と
する前記特許請求の範囲第２項記載のデータを伸張する
、ディジタルデータ伸張回路。
する前記特許請求の範囲第２項記載のデータを伸張する
、ディジタルデータ伸張回路。
７、 前記データ伸張法則がＭｕ法則であり、前記結果
としての伸張データシーケンスから３３を差引く前記論
理アレイに結合された引算手段を前記データ伸張回路が
さらに含むことを特徴とする前記特許請求の範囲第２項
記載のデータを伸張するディジタルデータ伸張回路。
としての伸張データシーケンスから３３を差引く前記論
理アレイに結合された引算手段を前記データ伸張回路が
さらに含むことを特徴とする前記特許請求の範囲第２項
記載のデータを伸張するディジタルデータ伸張回路。
８、 前記ディジタルデータ伸張回路が前記データ伸張
法則のひとつを選択するスイッチ手段をさらに含むこと
を特徴とする、前記実施態様項６もしくは７の内、いず
れか１項に記載のデータを伸張するディジタルデータ伸
張回路。
法則のひとつを選択するスイッチ手段をさらに含むこと
を特徴とする、前記実施態様項６もしくは７の内、いず
れか１項に記載のデータを伸張するディジタルデータ伸
張回路。
本発明に従うデータを伸張する方法及びデータ伸張回路
は実施例のみによって添付の図面を参照して説明されて
いる。即ち 第１図は一例としての加入者ラインインタフェース回路
の模式的ブロック図を示し、 第２図は本発明に従う第１図のインタフェース回路のデ
ータ伸張回路の模式図を示す。 ２・・・加入者ラインインタフェース回路、４・・・２
線式加入者ライン、６・・・高電圧回路、８・・・低電
圧回路、ＩＯ・・・ＰＣＭハイウェイ、ｌ２・・・制御
ライン、ｌ４・・・アナログ部分、１６． ３０・・・
データ伸張回路、ｌ８・・・ディジタル部分、２０・・
・データ圧縮回路、３２・・・データパス、３４， ３
６． ３８． ４０・・・（８ビツト）（インターバル
）ビットライン、４２， ４４． ４６・・・セグメン
トビットライン、４８・・・最上位（符号）ビットライ
ン、５０・・・インターバル復号化器、５２・・・（Ｐ
Ｌ Ａ ’）論理アレイ、５４・・・法則選択復号化
器、５５・・・選択ライン、５６・・・８ビツトアドレ
スバス、５８・・・（Ｃ Ｌ Ｃ用）ライン、６０−
（Ｍ Ｕ ｎ用）ライン、６２−（ＧＲＥ Ｓ ＥＴ用
）ライン、６４・・・ＡＬＡＷ信号ライン、６６・・・
セグメント復号化器、６８・・・第２符号ビットライン
、７０。 ７２、 ７４， ７６， ７８， ８０， ８２， ８
４， ８６， ８８． ９０・・・ＰＬＡからの出力、
９２・・・スイッチブロック、９４・・・加算器、９８
，ｌ００、 １０２， １０４， １０６， １０８，
１１０， １１２， １１４， １１６． １１８・
・・加算器セル、１２０・・・補数発生器、１２２，
１２４， １２６， １２８， １３０、 １３２，
１３４． １３６， １３８， １４０， １４２．
１４４・・・出力バッファ、１４６・・・内部データパ
ス、ｌ４８・・・バッファ， １５０，１５２、１５４
・・・ゲート、１５６・・・（Ｅ Ｘ Ｐ用）ライン、
ｌ５８・・・（Ｃ Ｌ Ｂ用）ライン 特許出願人 モトローラ・インコーポレーテッド代理人
弁理士 玉 蟲 久 五 郎手続補正書（自発） 平成２年 ４月１６日 ！、小事件表示 平成 ２年特許願第 ５２５６８号 ２、発明の名称 データ伸張方法及びデータ伸張回路
３、補正をする者 事件との関係 特許出願人 住 所 アメリカ合衆国イリノイ州６０１９６．シャン
バーブ。 イースト・アルゴンフィン・ロード、 １３０３番名
称 モトローラ・インコーホレーテッド代表者 エイチ
・イボットソン （国＄１） アメリカ合衆国 ４、代理人 １、 明細書第１２頁第１３行、「第２図」とあるを「
第２図Ａ、第２図Ｂ」と補正する。 ２、 明細書第２５頁第２行乃至第４行、ｒ本発明・・
・して説明されている。即ち」とあるを削除する。 ３、 明細書第２５頁第７行「第２図」とあるを「第２
図Ａ、第２図Ｂ」と補正する。 ６、補正の対象 明細書の発明の詳細な説明の欄９図
面の簡単な説明の欄及び図面（第１図、第２図） ＦＩＧ、ｌ
は実施例のみによって添付の図面を参照して説明されて
いる。即ち 第１図は一例としての加入者ラインインタフェース回路
の模式的ブロック図を示し、 第２図は本発明に従う第１図のインタフェース回路のデ
ータ伸張回路の模式図を示す。 ２・・・加入者ラインインタフェース回路、４・・・２
線式加入者ライン、６・・・高電圧回路、８・・・低電
圧回路、ＩＯ・・・ＰＣＭハイウェイ、ｌ２・・・制御
ライン、ｌ４・・・アナログ部分、１６． ３０・・・
データ伸張回路、ｌ８・・・ディジタル部分、２０・・
・データ圧縮回路、３２・・・データパス、３４， ３
６． ３８． ４０・・・（８ビツト）（インターバル
）ビットライン、４２， ４４． ４６・・・セグメン
トビットライン、４８・・・最上位（符号）ビットライ
ン、５０・・・インターバル復号化器、５２・・・（Ｐ
Ｌ Ａ ’）論理アレイ、５４・・・法則選択復号化
器、５５・・・選択ライン、５６・・・８ビツトアドレ
スバス、５８・・・（Ｃ Ｌ Ｃ用）ライン、６０−
（Ｍ Ｕ ｎ用）ライン、６２−（ＧＲＥ Ｓ ＥＴ用
）ライン、６４・・・ＡＬＡＷ信号ライン、６６・・・
セグメント復号化器、６８・・・第２符号ビットライン
、７０。 ７２、 ７４， ７６， ７８， ８０， ８２， ８
４， ８６， ８８． ９０・・・ＰＬＡからの出力、
９２・・・スイッチブロック、９４・・・加算器、９８
，ｌ００、 １０２， １０４， １０６， １０８，
１１０， １１２， １１４， １１６． １１８・
・・加算器セル、１２０・・・補数発生器、１２２，
１２４， １２６， １２８， １３０、 １３２，
１３４． １３６， １３８， １４０， １４２．
１４４・・・出力バッファ、１４６・・・内部データパ
ス、ｌ４８・・・バッファ， １５０，１５２、１５４
・・・ゲート、１５６・・・（Ｅ Ｘ Ｐ用）ライン、
ｌ５８・・・（Ｃ Ｌ Ｂ用）ライン 特許出願人 モトローラ・インコーポレーテッド代理人
弁理士 玉 蟲 久 五 郎手続補正書（自発） 平成２年 ４月１６日 ！、小事件表示 平成 ２年特許願第 ５２５６８号 ２、発明の名称 データ伸張方法及びデータ伸張回路
３、補正をする者 事件との関係 特許出願人 住 所 アメリカ合衆国イリノイ州６０１９６．シャン
バーブ。 イースト・アルゴンフィン・ロード、 １３０３番名
称 モトローラ・インコーホレーテッド代表者 エイチ
・イボットソン （国＄１） アメリカ合衆国 ４、代理人 １、 明細書第１２頁第１３行、「第２図」とあるを「
第２図Ａ、第２図Ｂ」と補正する。 ２、 明細書第２５頁第２行乃至第４行、ｒ本発明・・
・して説明されている。即ち」とあるを削除する。 ３、 明細書第２５頁第７行「第２図」とあるを「第２
図Ａ、第２図Ｂ」と補正する。 ６、補正の対象 明細書の発明の詳細な説明の欄９図
面の簡単な説明の欄及び図面（第１図、第２図） ＦＩＧ、ｌ
Claims (2)
- （１）ディジタルデータを伸張する方法であって、符号
ビットと、ｎビットで定義されるセグメントと、及びｍ
ビットで定義されるインターバルとからなるデータを受
信する工程と、 セグメント復号化器手段で前記セグメント復号化し、そ
れによりそれに依存する信号を発生する工程と、 データ伸張法則に従いかつセグメント復号化器からの前
記信号に依存して第１ビット位置にｍインターバルビッ
トを含む伸張データシーケンスを発生する工程と、 伸張データシーケンスが負であるかどうかを決定し、か
つ前記の決定に応答して前記伸張データシーケンスの反
転を発生する工程と、 伸張データシーケンスを出力する工程との工程の結合か
ら構成され、かつ前記の方法は、 前記符号ビットの反転を発生する工程と、 前記の第１ビット位置よりも下位の第２ビット位置に反
転符号ビットを導入し、その結果としての伸張データシ
ーケンスを発生する工程とによって特徴づけられるデー
タ伸張方法。 - （２）符号ビットと、ｎビットで定義されるセグメント
と、及びｍビットで定義されるインターバルとから成る
データを伸張するデータ伸張回路であって、前記回路は
、 前記データを受信する入力手段と、 前記セグメントを復号化しそれに依存する信号をそれに
よって発生するセグメント復号化器手段と、 データ伸張法則に従い、かつセグメント復号化器からの
前記信号に依存して第１ビット位置にｍインターバルビ
ットを含む伸張データシーケンスを発生する論理アレイ
手段と、 前記伸張データが負であるかどうかを決定する決定手段
と、 負の伸張データの反転を発生するデータ反転手段と、 前記伸張データシーケンスを出力する出力手段とから構
成され、さらに前記論理アレイ手段は、前記符号ビット
の反転を発生する反転手段と、及び その結果としての伸張データシーケンスをそれによって
発生し、前記第１ビット位置よりも下位の第２ビット位
置に反転符号ビットを導入する導入手段とから特徴づけ
られるデータ伸張回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8904949.8 | 1989-03-03 | ||
| GB8904949A GB2233126A (en) | 1989-03-03 | 1989-03-03 | Data expansion system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02266719A true JPH02266719A (ja) | 1990-10-31 |
Family
ID=10652711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2052568A Pending JPH02266719A (ja) | 1989-03-03 | 1990-03-02 | データ伸張方法及びデータ伸張回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0385492A3 (ja) |
| JP (1) | JPH02266719A (ja) |
| KR (1) | KR900015474A (ja) |
| GB (1) | GB2233126A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456830B1 (ko) * | 2002-10-22 | 2004-11-10 | 삼성전자주식회사 | 트랜지스터 어레이 및 이 어레이의 배치방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5231043A (en) * | 1991-08-21 | 1993-07-27 | Sgs-Thomson Microelectronics, Inc. | Contact alignment for integrated circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156523A (ja) * | 1984-08-28 | 1986-03-22 | Fujitsu Ltd | デイジタル伸張装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60263529A (ja) * | 1984-06-11 | 1985-12-27 | Hitachi Ltd | 伸張回路 |
| JPS6223628A (ja) * | 1985-07-24 | 1987-01-31 | Fujitsu Ltd | デイジタル伸張回路 |
| GB2180430B (en) * | 1985-09-05 | 1989-08-23 | Motorola Inc | Subscriber line card arrangement |
-
1989
- 1989-03-03 GB GB8904949A patent/GB2233126A/en not_active Withdrawn
-
1990
- 1990-02-28 KR KR1019900002606A patent/KR900015474A/ko not_active Ceased
- 1990-03-02 JP JP2052568A patent/JPH02266719A/ja active Pending
- 1990-03-02 EP EP19900104070 patent/EP0385492A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156523A (ja) * | 1984-08-28 | 1986-03-22 | Fujitsu Ltd | デイジタル伸張装置 |
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|---|---|---|---|---|
| KR100456830B1 (ko) * | 2002-10-22 | 2004-11-10 | 삼성전자주식회사 | 트랜지스터 어레이 및 이 어레이의 배치방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900015474A (ko) | 1990-10-27 |
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