JPS6110341Y2 - - Google Patents
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- Publication number
- JPS6110341Y2 JPS6110341Y2 JP1977043667U JP4366777U JPS6110341Y2 JP S6110341 Y2 JPS6110341 Y2 JP S6110341Y2 JP 1977043667 U JP1977043667 U JP 1977043667U JP 4366777 U JP4366777 U JP 4366777U JP S6110341 Y2 JPS6110341 Y2 JP S6110341Y2
- Authority
- JP
- Japan
- Prior art keywords
- amplifier
- voltage
- output
- capacitor
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Control Of Amplification And Gain Control (AREA)
Description
【考案の詳細な説明】
本考案は増幅器の最大利得を容易に調整し得る
手段を備えた自動利得制御回路に関する。
手段を備えた自動利得制御回路に関する。
従来、自動利得制御を行うべき増幅器の最大利
得はその増幅器の用途により個々に異なるもので
あり、集積回路化した後は最大利得を変更するこ
とが不可能であるから用途によつて種々の集積回
路を用意しなければならない。
得はその増幅器の用途により個々に異なるもので
あり、集積回路化した後は最大利得を変更するこ
とが不可能であるから用途によつて種々の集積回
路を用意しなければならない。
本考案の目的は、自動利得制御回路に含まれる
増幅器の最大利得を容易に調整し得る手段を提供
するものである。
増幅器の最大利得を容易に調整し得る手段を提供
するものである。
従つて本考案による自動利得制御回路は、増幅
器と、前記増幅器の出力を検波する検波器と、検
波出力を基準電圧と比較する比較器と、前記比較
器の出力で蓄電され、端子電圧で前記増幅器の利
得を制御するキヤパシタと、前記キヤパシタに前
記増幅器の最大利得調整用の直流電圧を印加する
手段を備えたものである。
器と、前記増幅器の出力を検波する検波器と、検
波出力を基準電圧と比較する比較器と、前記比較
器の出力で蓄電され、端子電圧で前記増幅器の利
得を制御するキヤパシタと、前記キヤパシタに前
記増幅器の最大利得調整用の直流電圧を印加する
手段を備えたものである。
本考案によれば、微弱信号の入力時における増
幅器の最大利得を、その増幅器の用途によりキヤ
パシタに印加する直流電圧で制御することができ
るため、予め最大利得を充分に大きくした増幅器
を含む一つの自動利得制御回路を用意しておくだ
けで、増幅利得の異なるものに対して充分に対処
することが可能である。このことは特に集積回路
化した自動利得制御回路には極めて都合のよいも
のである。
幅器の最大利得を、その増幅器の用途によりキヤ
パシタに印加する直流電圧で制御することができ
るため、予め最大利得を充分に大きくした増幅器
を含む一つの自動利得制御回路を用意しておくだ
けで、増幅利得の異なるものに対して充分に対処
することが可能である。このことは特に集積回路
化した自動利得制御回路には極めて都合のよいも
のである。
次に図面を参照して説明する。
第１図は自動利得制御回路を集積回路化した場
合の本考案の一実施例を示す図で、集積回路基板
１と、信号入力端子２と、入力信号の増幅器３
と、増幅器３の出力を検波する検波器４と、検波
出力端子５と、電池又はダイオードの順方向電圧
を利用した基準電圧源６と、検波回路４の出力と
基準電圧源７の電圧とを比較する比較器７と、比
較器７の出力で蓄電されるキヤパシタ８と、キヤ
パシタ８に並列接続された抵抗９と、直流電圧源
１１と、直流電圧源１１からキヤパシタ８に一定
の直流電圧を供給する抵抗１０と、キヤパシタ８
の端子間電圧を増幅し、出力で増幅器３の利得を
制御する直流増幅器１２を含み、図から明らかな
ように増幅器３、検波器４及び比較器７と直流増
幅器１２は集積回路基板１に形成され、その他の
ものは基板に外付けされてるものである。また比
較器７は検波器４の出力が基準電圧源６の電圧よ
りも大きい場合に出力を生ぜしむるものであり、
キヤパシタ８の端子間にその出力の平均値を生ぜ
しめるようにしたものであるか、尖頭値を生ぜし
めるようにしたものであるかは問わない。
合の本考案の一実施例を示す図で、集積回路基板
１と、信号入力端子２と、入力信号の増幅器３
と、増幅器３の出力を検波する検波器４と、検波
出力端子５と、電池又はダイオードの順方向電圧
を利用した基準電圧源６と、検波回路４の出力と
基準電圧源７の電圧とを比較する比較器７と、比
較器７の出力で蓄電されるキヤパシタ８と、キヤ
パシタ８に並列接続された抵抗９と、直流電圧源
１１と、直流電圧源１１からキヤパシタ８に一定
の直流電圧を供給する抵抗１０と、キヤパシタ８
の端子間電圧を増幅し、出力で増幅器３の利得を
制御する直流増幅器１２を含み、図から明らかな
ように増幅器３、検波器４及び比較器７と直流増
幅器１２は集積回路基板１に形成され、その他の
ものは基板に外付けされてるものである。また比
較器７は検波器４の出力が基準電圧源６の電圧よ
りも大きい場合に出力を生ぜしむるものであり、
キヤパシタ８の端子間にその出力の平均値を生ぜ
しめるようにしたものであるか、尖頭値を生ぜし
めるようにしたものであるかは問わない。
更に、抵抗９はキヤパシタ８に蓄積された電荷
を放電するためのものであるが、同時に抵抗１０
と共に直流電圧源１１の電圧を分圧してキヤパシ
タ８に適当な直流電圧を印加する機能をも有して
いる。
を放電するためのものであるが、同時に抵抗１０
と共に直流電圧源１１の電圧を分圧してキヤパシ
タ８に適当な直流電圧を印加する機能をも有して
いる。
第２図に示した特性曲線は横軸にキヤパシタ８
の端子電圧を、縦軸には増幅器３の利得をとつた
ものであり、曲線２１はキヤパシタ８に直流電圧
を印加しない従来の場合の利得曲線、曲線２２は
キヤパシタ８に直流電圧Ｖcpを印加している場合
の利得曲線をそれぞれ示し、キヤパシタ８に印加
された電圧により増幅器３の最大利得が抑制され
ることは明らかである。
の端子電圧を、縦軸には増幅器３の利得をとつた
ものであり、曲線２１はキヤパシタ８に直流電圧
を印加しない従来の場合の利得曲線、曲線２２は
キヤパシタ８に直流電圧Ｖcpを印加している場合
の利得曲線をそれぞれ示し、キヤパシタ８に印加
された電圧により増幅器３の最大利得が抑制され
ることは明らかである。
この抑制の度合はキヤパシタ８に印加される直
流電圧によりいかようにも変化させることが可能
であるため、予め増幅器の最大利得を充分大きく
設定しておけば、増幅器の利得にとらわれず様々
な用途に使用することができる。このことは、一
担集積回路化された自動利得制御回路には極めて
有効なものである。
流電圧によりいかようにも変化させることが可能
であるため、予め増幅器の最大利得を充分大きく
設定しておけば、増幅器の利得にとらわれず様々
な用途に使用することができる。このことは、一
担集積回路化された自動利得制御回路には極めて
有効なものである。
なお、以上はキヤパシタに直流電圧を印加する
手段として抵抗を使用したが、ダイオードを使用
して比較器出力がない時のみキヤパシタに直流電
圧が印加されるようにしてもよい。
手段として抵抗を使用したが、ダイオードを使用
して比較器出力がない時のみキヤパシタに直流電
圧が印加されるようにしてもよい。
このように本考案は、自動利得制御回路に含ま
れる増幅器の最大利得制御を容易に行い得る手段
を提供するものとして極めて有効である。
れる増幅器の最大利得制御を容易に行い得る手段
を提供するものとして極めて有効である。
第１図は本考案の一実施例を示す図、第２図は
増幅器の利得曲線を示す図である。 １……集積回路基板、２……信号入力端子、３
……増幅器、４……検波器、５……検波出力端
子、６……基準電圧源、７……比較器、８……キ
ヤパシタ、９，１１……抵抗器、１１……直流電
源、１２……直流増幅器、２１，２２……利得曲
線。
増幅器の利得曲線を示す図である。 １……集積回路基板、２……信号入力端子、３
……増幅器、４……検波器、５……検波出力端
子、６……基準電圧源、７……比較器、８……キ
ヤパシタ、９，１１……抵抗器、１１……直流電
源、１２……直流増幅器、２１，２２……利得曲
線。
Claims (1)
- 利得制御電圧に応じてその利得が制御される増
幅器と、前記増幅器の出力を検波する検波器と、
前記検波器の出力と基準電圧とを比較する比較器
と、前記比較器の出力に所定の直流電圧を重ね合
わせる手段と、この重ね合わさつた電圧で充電さ
れ、それによつて生じる電圧を前記利得制御電圧
として発生する容量素子とを有し、前記増幅器、
前記検波器および前記比較器は一つの半導体基体
上に形成された半導体集積回路装置として構成さ
れ、前記手段および前記容量素子は前記半導体集
積回路装置の外部に構成されていることを特徴と
する自動利得制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1977043667U JPS6110341Y2 (ja) | 1977-04-07 | 1977-04-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1977043667U JPS6110341Y2 (ja) | 1977-04-07 | 1977-04-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53139257U JPS53139257U (ja) | 1978-11-04 |
| JPS6110341Y2 true JPS6110341Y2 (ja) | 1986-04-03 |
Family
ID=28918520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1977043667U Expired JPS6110341Y2 (ja) | 1977-04-07 | 1977-04-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110341Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5419241B2 (ja) * | 1973-12-13 | 1979-07-13 |
-
1977
- 1977-04-07 JP JP1977043667U patent/JPS6110341Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53139257U (ja) | 1978-11-04 |
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