JPS611038A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS611038A JPS611038A JP59124076A JP12407684A JPS611038A JP S611038 A JPS611038 A JP S611038A JP 59124076 A JP59124076 A JP 59124076A JP 12407684 A JP12407684 A JP 12407684A JP S611038 A JPS611038 A JP S611038A
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- JP
- Japan
- Prior art keywords
- thin film
- semiconductor element
- semiconductor device
- manufacturing
- semiconductor
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体装置の製造方法に係り、特に水銀カ
ドミウムテルライド結晶などの非常に脆弱で高価な基材
を用いた半導体素子の電極配線を他の物体の表面上まで
延在させた場合の、半導体素子から他の物体上への電極
配線の形成を容易にした半導体装置の製造方法に関する
ものである。
ドミウムテルライド結晶などの非常に脆弱で高価な基材
を用いた半導体素子の電極配線を他の物体の表面上まで
延在させた場合の、半導体素子から他の物体上への電極
配線の形成を容易にした半導体装置の製造方法に関する
ものである。
水銀カドミウムテルライド結晶などの非常に脆弱な半導
体基材を用いた半導体素子では電極配線へのボンディン
グを当該素子の上で行うことは困難で、電極配線をボン
ディング可能な部位まで引き出す方式がとられている。
体基材を用いた半導体素子では電極配線へのボンディン
グを当該素子の上で行うことは困難で、電極配線をボン
ディング可能な部位まで引き出す方式がとられている。
従来、この種の装置として第１図、第２図に示すものが
あった。第１図において、（１）は水銀カドミウムテル
ライド結晶などの非常に脆弱で高価な半導体基材を用い
た半導体素子、（２）は電極配線で、この電極配線（２
）を絶縁性基板等の他の部材（３）上にまで延在させた
ものであシ、半導体素子（１）は他の部材（３）の上に
接着剤（４）により固着されたものである。
あった。第１図において、（１）は水銀カドミウムテル
ライド結晶などの非常に脆弱で高価な半導体基材を用い
た半導体素子、（２）は電極配線で、この電極配線（２
）を絶縁性基板等の他の部材（３）上にまで延在させた
ものであシ、半導体素子（１）は他の部材（３）の上に
接着剤（４）により固着されたものである。
また、第２図においては、半導体素子（１）と他の部材
（３）とが接着剤（４）によシ同一平面状に結合され、
その上に電極配線（２）が形成されたものである。
（３）とが接着剤（４）によシ同一平面状に結合され、
その上に電極配線（２）が形成されたものである。
第１図に示す従来の半導体装置は、写真製版技術を用い
るために、脆弱な水銀カドミウムテルライド結晶からな
る半導体素子（１） ｋ １０〜２０Ａｍと薄く研磨し
なければならず、さらに、エツジをエツチング法および
ラッピング法により丸みを持たせる必要があり、このプ
ロセスは大変困難である。
るために、脆弱な水銀カドミウムテルライド結晶からな
る半導体素子（１） ｋ １０〜２０Ａｍと薄く研磨し
なければならず、さらに、エツジをエツチング法および
ラッピング法により丸みを持たせる必要があり、このプ
ロセスは大変困難である。
また、段差がかなりあるので、写真製版が非常に困難で
あるなどの欠点があった。
あるなどの欠点があった。
また、第２図に示す従来の半導体装置では、接着剤（４
）の部外をラシビング等の方法により半導体素子（１）
および他の部材（３）と同一平面になるように研磨する
必要があり、プロセス中の工程が著しく困難、かつ、増
大するなどの欠点があった。
）の部外をラシビング等の方法により半導体素子（１）
および他の部材（３）と同一平面になるように研磨する
必要があり、プロセス中の工程が著しく困難、かつ、増
大するなどの欠点があった。
この発明は以上のような欠点を除去するため罠なされた
もので、半導体素子とその電極配線を延在させるべき絶
縁板などの他の部材とを個々に共通の絶縁性基板に接着
し、半導体素子上面の一部から他の部材上面の一部に薄
膜を架け、その上に写真製版技術を用いて半導体素子お
よび他の部材の両者にまたがる電極配線を形成した後に
上記薄膜を除去することによって、形成が容易で、形成
後は温度変化があっても悪影響を受けることのない電極
配線構造が得られる半導体装置の製造方法を提供するも
のである。
もので、半導体素子とその電極配線を延在させるべき絶
縁板などの他の部材とを個々に共通の絶縁性基板に接着
し、半導体素子上面の一部から他の部材上面の一部に薄
膜を架け、その上に写真製版技術を用いて半導体素子お
よび他の部材の両者にまたがる電極配線を形成した後に
上記薄膜を除去することによって、形成が容易で、形成
後は温度変化があっても悪影響を受けることのない電極
配線構造が得られる半導体装置の製造方法を提供するも
のである。
第３図（ａ）および（ｂ）はそれぞれこの発明の第１の
実施例方法の中間工程段階での状態を示す側面図および
平面図、第４図（ａ）および（ｂ）はそれぞれこの第１
の実施例方法によって製造された半導体装置の側面図お
よび平面図である。まず、第３図に示すように、水銀カ
ドミウムテルライド結晶からなる半導体素子（１）と絶
縁板などの他の部材（３）とを互いに間隙をおいて絶縁
性基板（５）の上に１５０℃以下の低融点半田（６）で
接着固定する。その後に、半導体装置（１）の上表面の
一部と他の部材（３）の上表面の一部との間に上記間隙
の上をまたがって薄膜（７）を載せる。この薄膜（７）
に有機溶剤にある程度の抵抗力をもつネガ形のレジスト
を使用するとよい０この時、薄膜（７）は半導体素子（
１）および他の部材（３）上に密着させる必要があるが
、薄膜（７）にネガ形のレジストを用いるならば、１０
０℃前後で約１５公租アニールすればよいことが分った
。その後、ノ＜ターン形成部分に金などの蒸着およびメ
ッキを行って、その後にエツチング法によってノ（ター
ニングを施して電極配線（２）を形成するＯ また、薄膜（７）の形成方法としては、まず、平面度が
±１μｍ程度の高分子材料でできた薄い板を用意する。
実施例方法の中間工程段階での状態を示す側面図および
平面図、第４図（ａ）および（ｂ）はそれぞれこの第１
の実施例方法によって製造された半導体装置の側面図お
よび平面図である。まず、第３図に示すように、水銀カ
ドミウムテルライド結晶からなる半導体素子（１）と絶
縁板などの他の部材（３）とを互いに間隙をおいて絶縁
性基板（５）の上に１５０℃以下の低融点半田（６）で
接着固定する。その後に、半導体装置（１）の上表面の
一部と他の部材（３）の上表面の一部との間に上記間隙
の上をまたがって薄膜（７）を載せる。この薄膜（７）
に有機溶剤にある程度の抵抗力をもつネガ形のレジスト
を使用するとよい０この時、薄膜（７）は半導体素子（
１）および他の部材（３）上に密着させる必要があるが
、薄膜（７）にネガ形のレジストを用いるならば、１０
０℃前後で約１５公租アニールすればよいことが分った
。その後、ノ＜ターン形成部分に金などの蒸着およびメ
ッキを行って、その後にエツチング法によってノ（ター
ニングを施して電極配線（２）を形成するＯ また、薄膜（７）の形成方法としては、まず、平面度が
±１μｍ程度の高分子材料でできた薄い板を用意する。
その表面にネガレジストを１μｍ程度の厚みになるよう
に塗布した後、写真製版技術によシ必要な寸法にネガレ
ジストをパターニングした。
に塗布した後、写真製版技術によシ必要な寸法にネガレ
ジストをパターニングした。
その後、有機溶剤により高分子材料でできた薄い板を溶
かすと、必要とする薄膜（７）を得ることができた。こ
の場合、半導体素子（１）、他の部材（３）のエツジ部
分が少々荒れていても十分プロセスに用いることができ
、第１図に示す従来の構造を持つ場合の接着剤（４）の
研磨工程も必要ない。また、写真製版を行う場合、半導
体素子（１）および他の部材（３）の上面の平面度が問
題になるが、この発明の方法を用いる場合の最大の段差
は薄膜（７）の厚みで約１μｍであるので、写真製版技
術を用いることが十分可能であシ、第１図、第２図の従
来構造に比べて大変有利である。
かすと、必要とする薄膜（７）を得ることができた。こ
の場合、半導体素子（１）、他の部材（３）のエツジ部
分が少々荒れていても十分プロセスに用いることができ
、第１図に示す従来の構造を持つ場合の接着剤（４）の
研磨工程も必要ない。また、写真製版を行う場合、半導
体素子（１）および他の部材（３）の上面の平面度が問
題になるが、この発明の方法を用いる場合の最大の段差
は薄膜（７）の厚みで約１μｍであるので、写真製版技
術を用いることが十分可能であシ、第１図、第２図の従
来構造に比べて大変有利である。
つづいて、レジストはく離液によって薄膜（７）を除去
することによって、第４図（ａ） 、 （ｂ）に示す半
導体装置を得る。すなわち、薄膜（７）を残しておくと
、この半導体素子の使用中の温度変化によって、薄膜（
７）と電極配線（２）との熱膨張係数の差にもとづく歪
みが生じ、割れやけがれを発生し、特性劣化をきたすこ
とがあるので、この発明では薄膜（７）を除去した。
することによって、第４図（ａ） 、 （ｂ）に示す半
導体装置を得る。すなわち、薄膜（７）を残しておくと
、この半導体素子の使用中の温度変化によって、薄膜（
７）と電極配線（２）との熱膨張係数の差にもとづく歪
みが生じ、割れやけがれを発生し、特性劣化をきたすこ
とがあるので、この発明では薄膜（７）を除去した。
第５図（ａ） 、 （ｂ）はそれぞれこの発明の第２の
実施例方法の中間工程段階および完成段階での状態を示
す側面図で、本質的には第１の実施例と同様である。こ
のように写真製版が可能な範囲において、半導体素子（
１）と他の部材（３）との間に段差をもたせてもよい。
実施例方法の中間工程段階および完成段階での状態を示
す側面図で、本質的には第１の実施例と同様である。こ
のように写真製版が可能な範囲において、半導体素子（
１）と他の部材（３）との間に段差をもたせてもよい。
第６図（ａ） 、 （ｂ）はそれぞれこの発明の第３の
実施例方法の中間工程段階および完成段階での状態を示
す側面図で、これも、本質的には第１の実施例と同様で
あり、写真製版が可能な範囲罠おいて厚みをもった薄膜
（７ａ）を用いてもよい。
実施例方法の中間工程段階および完成段階での状態を示
す側面図で、これも、本質的には第１の実施例と同様で
あり、写真製版が可能な範囲罠おいて厚みをもった薄膜
（７ａ）を用いてもよい。
このように、半導体素子（１）の電極配線を絶縁性基板
等の他の部材（３）上にラッピング工程々しに簡単に延
在させられるようになると、半導体素子（１）の基板が
非常に脆弱なもの、例えば水銀カドミウムテルライド結
晶などのプロセスに大きく寄与する。なぜなら、これら
水銀カドミウムテルライド結晶上にポンディングパッド
を形成すると、ワイヤボンディング時の熱や圧力で水銀
カドミウムテルライド結晶が変質し、それは、直接的に
はポンディングパッドのはがれにつながる。また、ワイ
ヤボンディング時の衝撃は、実際の半導体素子（１）と
しての活性部分に悪影響を与え、ひいてはデバイス性能
の劣化につながる。これらを除くためには、実際の活性
部分とポンディングパッドをある程度離し、また、ポン
ディングパッド面積を非常に大きなものにしなければな
らない。水銀カドミウムテルライド結晶は非常に高価で
あるため、それを少しでも有効活用しようとする点から
みると、ポンディングパッド面積を大きくする上記従来
の解決策は、好ましいものとはいえない。
等の他の部材（３）上にラッピング工程々しに簡単に延
在させられるようになると、半導体素子（１）の基板が
非常に脆弱なもの、例えば水銀カドミウムテルライド結
晶などのプロセスに大きく寄与する。なぜなら、これら
水銀カドミウムテルライド結晶上にポンディングパッド
を形成すると、ワイヤボンディング時の熱や圧力で水銀
カドミウムテルライド結晶が変質し、それは、直接的に
はポンディングパッドのはがれにつながる。また、ワイ
ヤボンディング時の衝撃は、実際の半導体素子（１）と
しての活性部分に悪影響を与え、ひいてはデバイス性能
の劣化につながる。これらを除くためには、実際の活性
部分とポンディングパッドをある程度離し、また、ポン
ディングパッド面積を非常に大きなものにしなければな
らない。水銀カドミウムテルライド結晶は非常に高価で
あるため、それを少しでも有効活用しようとする点から
みると、ポンディングパッド面積を大きくする上記従来
の解決策は、好ましいものとはいえない。
さらに、水銀カドミウムテルライド結晶を用いた半導体
素子（１）は現在、１次元アレイが実用化の段階にある
が、その１次元アレイは、各半導体素子１ごとにワイヤ
ボンディングを行い、他の回路 １に接続している
のが現状である。よって、１次元アレイを製作するとき
、ポンディングパッドの存在は無視できない。このよう
な条件の下で、水銀カドミウムテルライドなどの非常に
脆弱な結晶のプロセスを行うとき、ラッピング工程を全
く必要とせず、他の絶縁性基板上ップの部材（３）上に
ポンディングパッドを形成できるこの発明は、その効果
を十分に発揮するものと思われる。
素子（１）は現在、１次元アレイが実用化の段階にある
が、その１次元アレイは、各半導体素子１ごとにワイヤ
ボンディングを行い、他の回路 １に接続している
のが現状である。よって、１次元アレイを製作するとき
、ポンディングパッドの存在は無視できない。このよう
な条件の下で、水銀カドミウムテルライドなどの非常に
脆弱な結晶のプロセスを行うとき、ラッピング工程を全
く必要とせず、他の絶縁性基板上ップの部材（３）上に
ポンディングパッドを形成できるこの発明は、その効果
を十分に発揮するものと思われる。
以上説明したように１この発明は、半導体素子と他の部
材とが絶縁性基板上に間隔をおき、かつ、半導体素子と
他の部材との両表面の段差が許容値内だ入るように接着
し、前記両表面の一部間を薄膜で接続するようにしたの
で、写真製版技術を用いて同時に電極配線形成ができる
ので、従来のものに比べてプロセスが非常に簡便になり
、集積度も非常によくなる。また、この種の半導体装置
では、低温に冷して用いることが多いが、その場合従来
の方法では、半導体素子と他の部材との熱膨張係数の違
いにより、半導体素子に亀裂が生じることが頻繁に生じ
たが、この発明の方法によれば、半導体素子と他の部材
とが電極配線のみを介して供給されており、電極配線形
成時の薄膜をも除去したので、半導体素子に亀裂が生じ
ることは全くなく、また電極配線と薄膜との熱膨張係数
の差による支障もない極めて優れた半導体装置が得られ
る０
材とが絶縁性基板上に間隔をおき、かつ、半導体素子と
他の部材との両表面の段差が許容値内だ入るように接着
し、前記両表面の一部間を薄膜で接続するようにしたの
で、写真製版技術を用いて同時に電極配線形成ができる
ので、従来のものに比べてプロセスが非常に簡便になり
、集積度も非常によくなる。また、この種の半導体装置
では、低温に冷して用いることが多いが、その場合従来
の方法では、半導体素子と他の部材との熱膨張係数の違
いにより、半導体素子に亀裂が生じることが頻繁に生じ
たが、この発明の方法によれば、半導体素子と他の部材
とが電極配線のみを介して供給されており、電極配線形
成時の薄膜をも除去したので、半導体素子に亀裂が生じ
ることは全くなく、また電極配線と薄膜との熱膨張係数
の差による支障もない極めて優れた半導体装置が得られ
る０
第１図および第２図はそれぞれ従来の半導体装置の第１
および第２の例を示す斜視図、第３図（ａ）および（ｂ
）はそれぞれこの発明の第コ、の実施例方法の中間工程
段階での状態を示す側面図および平面図、第４図（、）
および（ｂ）はそれぞれこの第１の実施例方法で得られ
た半導体装置を示す側面図および平面図、第５図（ａ）
および（ｂ）はそれぞれとの帛明の第２の実施例方法の
中間工程段階および完成段階での状態を示す側面図、第
６図（ａ）および（ｂ）はそれぞれこの発明の第３の実
施例方法の中間工程段階および完成段階での状態を示す
側面図である。 図において、（１）は半導体素子、（２）は電極配線、
（３）は他の部材、（５）は絶縁性基板、（７）＋（７
ａ）は薄膜である。 なお、図中同一符号は同一または相当部分を示す０
および第２の例を示す斜視図、第３図（ａ）および（ｂ
）はそれぞれこの発明の第コ、の実施例方法の中間工程
段階での状態を示す側面図および平面図、第４図（、）
および（ｂ）はそれぞれこの第１の実施例方法で得られ
た半導体装置を示す側面図および平面図、第５図（ａ）
および（ｂ）はそれぞれとの帛明の第２の実施例方法の
中間工程段階および完成段階での状態を示す側面図、第
６図（ａ）および（ｂ）はそれぞれこの発明の第３の実
施例方法の中間工程段階および完成段階での状態を示す
側面図である。 図において、（１）は半導体素子、（２）は電極配線、
（３）は他の部材、（５）は絶縁性基板、（７）＋（７
ａ）は薄膜である。 なお、図中同一符号は同一または相当部分を示す０
Claims (4)
- （１）半導体素子の電極配線を他の部材の表面上にまで
延在させた構造の半導体装置を製造するに際して、上記
半導体素子と上記他の部材とを互いに間隙をおいて、そ
れぞれの上表面の段差が許容値内に入るように共通の絶
縁性基板上に接着し、上記両上表面の各一部間に上記間
隙上を通つてまたがる薄膜を設け、上記半導体素子の上
表面と上記他の部材の上表面との間に上記薄膜上を介し
て電極配線を形成した後、上記薄膜を除去することを特
徴とする半導体装置の製造方法。 - （２）半導体素子は水銀カドミウムテルライド結晶など
の脆い半導体基材を用いたことを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。 - （３）薄膜にネガ形レジスト薄膜を用いることを特徴と
する特許請求の範囲第１項または第２項記載の半導体装
置の製造方法。 - （４）薄膜の形成方法として高分子薄板を用いその上に
ネガ形レジスト材を薄く塗布しこのネガ形レジスト材に
所要のパターニングを施した後に、上記高分子薄板のみ
を有機溶剤で溶解させてネガ形レジスト薄膜を得ること
を特徴とする特許請求の範囲第３項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124076A JPS611038A (ja) | 1984-06-13 | 1984-06-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124076A JPS611038A (ja) | 1984-06-13 | 1984-06-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS611038A true JPS611038A (ja) | 1986-01-07 |
Family
ID=14876335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59124076A Pending JPS611038A (ja) | 1984-06-13 | 1984-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS611038A (ja) |
-
1984
- 1984-06-13 JP JP59124076A patent/JPS611038A/ja active Pending
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