JPH01133341A - 半導体基板の製造方法及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は三次元集積回路、光集積回路、Ｂｉ−０ＭＯ８
（バイポーラと０ＭＯ８の混在しているもの）等の複合
半導体装置の製造方法及びその製造装置に係り、特に二
枚の半導体単結晶基板を接合して複合半導体装置を製造
するのに好適な製造方法及びそれを製造する装置に関す
る。

〔従来の技術〕

従来技術として、二枚の半導体単結晶基板を接合するも
のとしては例えば時開１１Ｈ６１−５５４４号、特開昭
６１−１８２２４０などが挙げられ、接合すべき面を鏡
面研磨し、２００℃以上の温度で熱処理して接合するこ
とが記載されている。

〔発明が解決しようとする問題点〕

上記従来技術は主として、２枚のシリコン（Ｓｉ）単結
晶基板を酸化物絶縁膜を介して接合したもので、この絶
縁膜を利用して、その上の８１基板に素子を形成した場
合における隣接する素子間の誘電体による分離を向上さ
せようというもので、接合された半導体単結晶基板その
ものの処理の問題については配慮されていなかった。つ
まり当初用いた単結晶基板上に素子を組込むものであっ
た。

また、従来技術のうち各種のＳ　ＯＩ　（Ｓｉｌｉｃｏ
ｎｏｎ　Ｉｎ５ｕｌａｔｏｒ）技術に関しては以下の問
題点が挙げられる。

（１）現在知られているいずれの技術でも、大面積かつ
高品質のＳＯＩ単結晶を形成することが困難であること
。

（２）一方の基板に素子を形成しておき、その後他の基
板を貼合せ上層のＳＯＩ層に新らたに素子を形成する際
には、既設の素子の安定化の面からプロセスの温度は高
々６００℃程度の低温でなければならず、このことが素
子を形成する上での大きな制約となっていること。

さらにまた、半導体基板上に例えばシリコン半導体素子
と化合物半導体素子といった異種半導体を形成する各種
のへテロエピタキシャル技術に関しては、以下の問題点
が挙げられる。

（１）良好なヘテロエピタキシーを可能にするには、物
質量で格子定数、熱膨張率などの値がほぼ等しくなけれ
ばならず、そのため物質の組合せに厳しい制約があるこ
と。

（２）ところで現行の基板はり合せ（接合）技術は、Ｓ
Ｌ同士のはり合せにとどまっており、ヘテロエピタキシ
ーを利用した異種半導体薄膜のはり合せに関する実用的
なものは知られていないこと。

本発明は、上記従来の問題点を解決するためになされた
もので、その目的とするところは、二枚の半導体単結晶
基板のはり合せ技術を更に改良することにより、大面積
かつ高品質のＳＯＩ構造、ヘテロ接合の形成、あるいは
三次元集積回路及び複数種の半導体材料を用いた複合半
導体集積回路の実現を可能とする改良された半導体装置
の１！５造方法及びそれを製造する装置を提供すること
にある。

〔問題点を解決するための手段〕

上記本発明の目的は、以下の手段で解決することができ
る。

すなわち、本発明の第１の製造方法の発明の特徴点を述
べると以下のとおりである。

（１）少なくとも一方の接合すべき面がエピタキシャル
成長により形成された半導体単結晶層を有する二枚の半
導体単結晶基板を清浄な雰囲気下で密着させ、少なくと
も２００℃の加熱下で熱処理して接合する工程と；前記
接合された一方の半導体単結晶基板のエピタキシャル成
長により形成された半導体単結晶層を残して下地の半導
体単結晶基板をエツチング除去する工程とを備えたこと
を特徴とする。

（２）上記二枚の半導体単結晶基板のうち一方の接合す
べき面がエピタキシャル成長により形成された化合物半
導体単結晶層を有する半導体単結晶基板から成り、他方
の接合すべき面が酸化物絶縁膜の形成されたシリコン単
結晶基板から成ることを特徴とする。

（３）上記エピタキシャル成長により形成された化合物
半導体単結晶層を有する半導体単結晶基板がゲルマニウ
ムもしくはシリコン単結晶から成ることを特徴とする。

上記加熱処理は２００℃以上で熱処理するが、上限は基
板の材質により異なり、一般的に実用的な処理温度は一
方の基板が化合物半導体層を有し、他方の基板がシリコ
ン単結晶から成る場合には、２００〜６００℃であり、
両基板ともシリコン単結晶から成る場合には２００〜１
０００℃である。

次に第２の製造方法の発明の特徴点を述べると以下のと
おりである。

（１）少なくとも一方の接合すべき面がエピタキシャル
成長により形成され、かつその領域内に能動素子が形成
された半導体単結晶層を有する二枚の半導体単結晶基板
を接着剤を介して加圧、加熱下で接合する工程と；前記
接合された半導体単結晶基板の少なくとも前記エピタキ
シャル成長により形成され、かつその領域内に能動素子
が形成された半導体単結晶層を残して下地単結晶基板を
エツチング除去する工程とを備えたことを特徴とする。

（２）上記接着剤が耐熱性有機高分子樹脂もしくは流動
性シリカから成り、上記二枚の半導体単結晶基板の接合
すべき少なくとも一方の面に前記接着剤が塗布され、上
記接合面の接着剤に少なくともボードが発生しない加圧
下で加熱することにより前記接着剤を固化させ前記二枚
の半導体単結晶基板を接合することを特徴とする。

この発明によれば、比較的低温（２００〜４００℃）で
接合することができるので、エピタキシャル成長により
形成された半導体単結晶層内にあらかじめ設けられた能
動素子の特性を何ら劣化させることなく接合できる。耐
熱性有機高分子樹脂としては、例えばポリイミド樹脂、
エポキシ樹脂など半導体の製造分野で良く知られた材料
が用いられる。

また、エピタキシャル成長により形成された半導体単結
晶としては前記第１の発明同様化合物半導体が用いられ
得ることは勿論である。

次に第３の製造方法の発明の特徴点を述べると以下のと
おりである。

（１）少なくとも一方の接合すべき面がエピタキシャル
成長により形成された半導体単結晶層とその表面に接合
面の接合層としてアモルファスシリコン膜、シリコン酸
化膜、もしくは多結晶シリコン膜を形成した二枚の半導
体単結晶基板を清浄な雰囲気下で密着させ少なくとも２
００℃の加熱下で熱処理して接合する工程と；前記接合
された一方の半導体単結晶基板のエピタキシャル成長に
より形成された半導体単結晶層を残して下地の半導体単
結晶基板をエツチング除去する工程とを備えたことを特
徴とする。

（２）上記二枚の半導体単結晶基板のうち一方の接合す
べき面のエピタキシャル成長により形成された半導体単
結晶層が化合物半導体単結晶から成り、他方の接合すべ
き面が酸化物絶縁膜の形成されたシリコン単結晶基板か
ら成ることを特徴とする。

（３）上記エピタキシャル成長により形成された半導体
単結晶層上に接合層として形成するアモルファスシリコ
ン膜、シリコン酸化膜もしくは多結晶シリコン膜の形成
はＣＶＤ法による薄膜形成法により形成することを特徴
とする。

次に第４の製造方法の発明の特徴点を述べると以下のと
おりである。

（１）一方の接合すべき面がエピタキシャル成長により
形成され、かつその領域に能動素子が形成され、しかも
その表面に前記能動素子の電極パターンが露出した半導
体単結晶層を有する半導体単結晶基板と、他方の接合す
べきその表面領域にも能動素子が形成され、かつその表
面に前記能動素子の電極パターンが露出した半導体単結
晶基板とを準備する工程と；上記二枚の基板表面の電極
パターン同士が対向一致するよう位置合せし、接着剤を
介して加圧、加熱下で接合する工程と；前記接合された
半導体単結晶基板のうち前記エピタキシャル成長により
形成され、かつその領域に能動素子が形成された半導体
単結晶層を残して下地半導体単結晶基板をエツチング除
去する工程と；前記基板のエツチング除去により露出し
たエピタキシャル成長により形成された半導体単結晶層
表面側より、前記接合された他方の半導体単結晶基板上
の能動素子電極パターン上に至る貫通孔を設け、前記貫
通孔内に配線導体層を埋め込み、前記両電極ハターン間
を電気的に接続すると共に前記エピタキシャル層上に露
出した電極を形成する工程とを備えたことを特徴とする
。

（２）上記二枚の半導体単結晶基板のうち一方の接合す
べき面がエピタキシャル成長により形成された化合物半
導体単結晶層を有するゲルマニウムもしくはシリコン単
結晶基板から成り、前記化合物半導体層領域内に能動素
子が形成されていることを特徴とする。

（３）上記接着剤が耐熱性有機高分子樹脂もしくは流動
性シリカから成り、上記二枚の半導体単結晶基板の接合
すべき少なくとも一方の前に前記接着剤が塗布され、上
記接合面の接着剤に少なくともボードが発生しない加圧
下で加熱することにより前記接着剤を固化させ前記二枚
の半導体単結晶基板を接合することを特徴とする。

（４）上記エピタキシャル成長により形成された化合物
半導体単結晶層がＧ　ａ　Ａ　ｓ系から成ると共にこれ
に光素子を形成し、他方の接合すべき半導体単結晶基板
をシリコン単結晶で構成すると共にこの表面領域に集積
回路を形成し、前記光素子と前記集積回路とを相互の電
極パターンを通して上記配線導体により電気的に接続し
、前記光素子上に露出するよう電極を形成することを特
徴とする。

以上本発明の製造方法をまとめると、良質な薄膜単結晶
膜をはり合せ（接合）法で形成するには、特定のエツチ
ング液に対してエツチングレートの大きい単結晶基板の
上に、エツチングレートの小さい半導体材料をエピタキ
シャル成長させ、その後、他方の半導体単結晶基板には
り合せ、次いで上記エピタキシャル成長膜の下地単結晶
基板を完全にエツチング除去し、さらに好ましくは、上
記基板の除去されたエピタキシャル成長膜の表面を軽く
エツチングすることである。特に上記エピタキシャル成
長膜が下地基板と異なる物質から構成されるヘテロエピ
タキシャルの場合には、エピタキシャル界面に結晶欠陥
が多く発生しており、それを除くためにも、上記のごと
くエピタキシャル成長膜表面の軽いエツチングは有効で
ある。

最後に、製造装置の発明について、その特徴点を述べる
と以下のとおりである。

（１）Ｘ−Ｙの二次元方向に移動可能で、かつ−方の半
導体単結晶基板を吸着支持するステージと、これに対向
して他方の半導体単結晶基板を吸着支持する支持体とが
相対的に上下移動可能な状態に配設されると共に前記両
半導体単結晶基板を相互に位置合せし、かつ所定の圧力
を印加し接合する手段と、少なくとも前記両半導体単結
晶基板の接合面を所定温度に加熱する手段とを備えたこ
とを特徴とする。

〔作　　用〕

（１）本発明のはり合わせ法で、ＳＯＩ構造、ヘテロ構
造を形成する場合、バルク結晶のはり合わせであり、ま
た結晶欠陥の多発する界面部分をエツチング除去した構
１となっているため、結晶性の問題は生じない。

（２）本発明のはり合わせ法で三次元構造のＩＣを形成
した場合、各層の素子を別々の半導体単結晶基板（ウェ
ハ）に形成した後、多層に積み上げる為、各層の素子を
形成する上でのプロセス間の干渉はない。

（３）本発明のはり合わせ法によりＳＯＩ構造、ヘテロ
構造の形成を行なうためには、はり合わせた一方の単結
晶基板（ウェハ）をけずり薄くする必要があるが、これ
は上記単結晶基板とその上に形成されたエピタキシャル
層のエッチレートの違いを利用し、エッチレートの小さ
いエピタキシャル層のみを残すようにすることで実現で
きる。また、ヘテロ構造を形成するには、特定の単結晶
基板の上に形成したヘテロエピタキシャル層をはり合わ
せ法により所望の半導体単結晶基板の上に移し変える。

従ってヘテロエピタキシャル成長の際には、格子定数、
熱膨張率等の整合した結晶成長に最適の単結晶基板を用
いることができ高品質のエピタキシャル層を形成するこ
とができる。

（４）また１本発明のはり合わせ法を用い、予めそれぞ
れの単結晶基板に能動素子が組込まれ前記能動素子の電
極パッドの形成された面を互に接合面として接合する場
合には、前記・のとおり絶縁材から成る例えば流動性シ
リカもしくは耐熱性有機高分子樹脂を接合剤として用い
るが、接合に際しては上記少なくとも一方の接合面に接
合剤を例えばスピン塗布しておき、これを重ね合せ、接
合剤を固化させるために加熱しつつ基板の両面から圧力
を加えればよい。圧力を加える目的は接合剤が固化する
際にボード（空孔）が発生しないようにすることと、二
枚の基板を平行に接合することにある。

なお、上記（１）に述べたバルク結晶のはり合せの場合
には、接合剤を要せず、はり合せ面を鏡面研摩により平
滑にしておくだけで十分に接合可能である。そして、こ
の場合には加熱処理するだけでよく、加圧する必要はな
い。むしろ基板に不必要な歪を与えることになるので、
加圧しない方がよい。

〔実施例〕

以下、図面により本発明の実施例を示し、具体的に説明
する。

第１図は、二枚の半導体単結晶基板をはり合せる原理説
明図で、絶縁膜上への単結晶薄膜の形成方法、即ちＳＯ
Ｉ構造の形成方法を示したものである。

第１図（ａ）は、厚さ０．４−の酸化膜１の付いたＳｉ
基板２、第１図（ｂ）はＳｉ基板４の上に化合物半導体
としてＧ　ａ　Ａ　ｓ　３を５ｐｍ厚さに通常のＭＢ　
Ｅ　（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｒｓ　Ｅｐｉｔａｘ
ｙ）の方法でヘテロエピタキシャル成長させたものであ
る。次に第１図（ｃ）に示すようにそれらの試料の表面
同士を対向させ、直接、あるいは接着性を向上させるた
めアモルファスシリコン（以下、ａ−８ｉと表示する）
をＧａＡｓａ上に・０．１．堆積した後、はり合わせ、
両側からウェハに均一に加圧した状態で（直接はり合せ
の場合は加圧不要）　、２００℃〜６００℃の温度で１
時間アニールする。次に第１図（ｄ）に示すようにＳｉ
基板４を弗酸と硝酸の混合液で完全にエツチング除去す
る。第１図（ｂ）に示したＧａＡｓとＳｉとのへテロエ
ピタキシャル層の界面部分の結晶性が問題となる場合に
は第１図（ｄ）の工程の後にＧ−ａＡｓＡＢＯ３ｉ基板
４との界面部分つまりＧａＡｓ膜３の露出面３１をアン
モニアと過酸化水素水と水の混合液で軽くエツチングし
、欠陥層を除去することで解決できる。また、第１図（
ｂ）の工程においてＳｉ基板４の代わりにＧａＡｓと格
子定数が近いＧｅ基板を用いれば高品質のＧａＡｓ／Ｇ
ｅ結晶を形成することができる。

この場合にも、上記第１図（Ｑ）の工程を用いることに
よりＳｉ基板２上に酸化膜１を介してＧａＡｓ３面を接
合することによりＧｅ基板４をはり合せることができ、
第１図（ｄ）の工程によりＧｅ基板４をエツチング除去
し、Ｓｉ基板２上にＧａＡｓ層３を転写できることは云
うまでもない。

上記実施例においては、ＳＬ基板又はＧｅ基板上に形成
したＧ　ａ　Ａ　ｓエピタキシャル膜をＳｉ基板上に転
写する方法について説明した。この方法が他のへテロ構
造の形成についても有効であることは云うまでもない。

実際、ＧａＡｓエピタキシャル膜の代りにＡ１ＧａＡｓ
、ＧａＰ、ＺｎＳ、ＩｎＰ、等の化合物半導体エピタキ
シャル膜を用いた場合でも。

同じ方法が適用できた。

第２図は、二枚のウェハを対向させ、相互に位置合せし
てはり合せる他の実施例を示したものである。第２図（
ａ）に示すように位置合わせターゲット７（模式的に平
面図で示した）を通常のホトリソグラフィとエツチング
により形成した他方の基板としてのＳｉウェハ２に、ポ
リイミド樹脂あるいは流動性シリカ液５をウェハの平坦
化に必要なだけの厚さに塗布する。もう一方の基板とし
てのウェハはＳｉ基板４にＧａＡｓ３を通常のＭＢＥの
方法により所望の厚さだけエピタキシャル成長させその
上に厚さ０．５−のＳ　ｉ　Ｏ、膜１を通常のＣＶ　Ｄ
　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉ
ｏｎ）の方法により形成し、それに位置合わせターゲッ
ト６（模式的に平面図で示した）をホトリソグラフィに
よりパターニングする。そしてターゲット部の下部周辺
８の基板を裏面からのホトリソグラフィ及びエツチング
技術により除去する。この２枚のウェハを対向させ５ｉ
ｎ２膜１を通して位置合わせターゲット６と７を位置合
わせし、はり合わせる。すなわち、第２図（ｂ）に示す
ように１通常のコンタクト方式のマスクアライナ−と類
似の接合装置２０を用いて、Ｘ−Ｙの二次元方向に移動
可能なステージ２２上に他方のウェハ２を吸着支持し、
対向する基板支持体２３に一方のウェハ４を吸着固定し
、位置合せ用の８の基板除去部分を通して顕微鏡２１に
より二枚のウェハ２．４゛の位置合せを行なう。

位置合せ完了後ウェハの背面から加圧し１両ウェハをは
り付ける。なお、この接合部Ｗ１２０はステージ２２と
支持体２３とが相対的に上、上移動することにより二枚
のウェハに圧力を加えることができるようになっており
、また図面は省略されているが両ウェハの接合面を所定
温度に加熱することができるように加熱手段も設けられ
ている。

以上の方法により対向した二枚のウェハを精度よく位置
合せしてはり合せることが可能となる。

第３図は、二枚のウェハにそれぞれあらかじめ能動素子
が形成されている半導体単結晶基板の素子の電極が形成
されている面を対向させてはり合せ、上、下基板の素子
間を配線導体で電気的に接続したいわゆる三次元構造の
半導体装置の形成方法を示した本発明の異なる実施例と
なる工程図を示したものである。第３図（、）、（ｂ）
は、それぞれ第１図（ａ）、（ｂ）と同じ基板（ウェハ
）に所望の能動素子（図省略）及び電極９　（９Ｌ　９
２）を形成したものである。第３図（ｃ）は上記基板２
．４の能動素子形成面に接着剤５としてポリイミド樹脂
又は流動性シリカをスピン塗布して、第２図（ａ）、（
ｂ）の位置合せ方法及び接合装置によりはり合せ、基板
の両背面からｍｔｏｋｇ／ｃａの圧力で加圧した状態で
３５０℃で１時間熱処理し接合部の接着剤５を固化させ
た後、基板４を第１図（ｄ）と同一のプロセスでエツチ
ング除去した後の状態を示したものである。第３図（ｄ
）は、基板２に形成された能動素子の電極９１と対向す
るＧａＡｓエピタキシャル膜３に形成された能動素子の
電極９２とを配線接続するための途中の開孔工程を示し
たものである。先ず、第３図（Ｃ）に示された基板４除
去後のＧａＡｓエピタキシャル膜３上に１通常のＣＶＤ
法により絶縁膜としてＳｉｎ、１０を５０００人形成し
、両電極９１．９２の重なったスルーホール形成面にホ
トリソグラフィと異方性ドライエツチングにより電極９
２に達する穴を開け、その穴の側壁にも上記ＣＶＤ法に
よりＳｕｎ、絶縁膜１０を形成し電極９２の露出面を除
いて穴の周囲をＳｕｎ、で完全に覆う０次いでドライエ
ツチングにより穴の底部をエツチングし下方の電極９１
の露出面まで掘り下げる。上記第３図（ｄ）はこの状態
を示している０次に第３図（ｅ）は最終的に両電極９１
．９２が配線接続された状態を示す図で、上記第３図（
ｄ）により電極９１に至る穴（スルーホール）が形成さ
れたところに、例えば態のごとき配線材料１１を蒸着す
ることにより埋込み、ホトリソグラフィによるパターニ
ングにより上部のＳｉｎ２膜面に電極１１パターンを形
成する０以上の工程により、目的とする多層構造集積回
路において層間の三次元的配線の形成が可能となる。

次に第４図〜第む図は、上記第１図〜第３図に示した基
本的製造工程を用いて、より具体的な半導体装置を製造
する更に異なる実施例を示したものである。

すなわち、第４図（ａ）はｎ”−８ｉ基板４２上にバイ
ポーラＩＣ１２を形成したＳｉウェハと、第４図（ｂ）
に示したｎ”−８ｔ基板４４上にｎ−−８ｉ１３をエピ
タキシャル成長させそこにＣＭＯ５ＩＣを形成したウェ
ハとを前記第１図〜第３図に示したものと同じ方法では
り合せ、三次元的に配線したいわゆるＢｉ−ＣＭＯ８構
造の複合半導体装置である。つまり、第４図（Ｑ）は、
第３図（ｃ）に相当する工程を、第４図（ｄ）は同じく
第３図（ｄ）を経て第３図（ｅ）に相当する工程を示し
たものである。同図において、符号１はＩＣ部上に形成
された絶縁膜（この場合Ｓｉｎ、）を、９１゜９２はそ
れぞれ電極（この場合層）を、５はポリイミド樹脂又は
流動性シリカからなる接着剤を、シ１は層間の配線材料
（この場合Ａ１１）を示す。この製造方法では、予め一
方のウェハにはバイポーラＩＣを、他方のウェハには０
ＭＯ８ＩＣをそれぞれ独立に形成しておくことができる
ので、プロセスの熱処理条件の制限が大幅にゆるめられ
、また全体の工程も短くできる。

第５図は、第５図（ａ）に示したＩＣを形成したＳｉウ
ェハ２と、第５図（ｂ）に示したＳｉ又はＧｅ基板４上
にヘテロエピタキシャル成長させた化合物半導体（例え
ばＧ　ａ　Ａ　ｓ系）層１６内に光素子（例えばレーザ
発光素子や受光素子等）を形成したウェハ４とを上記第
４図と同様の工程をとることにより、はり合せ、１６の
表面を浅くエツチング除去（結晶欠陥部を除去するため
）した後に、三次元的に配線したものである。つまり、
第５図（Ｑ）は第４図（ｃ）に、第５図（ｄ）は第４図
（ｄ）にそれぞれ該当する。かくして、下層に８１半導
体装置、上層に化合物半導体から成る光素子の積層され
たいわゆるＯＥ　　ＩＣが実現可能となる。なお、上記
化合物半導体に光素子のみならず電界効果トランジスタ
を形成した場合においても、同様にＳｉ　　ＩＣと一体
化して三次元ＩＣを形成することができることは云うま
でもない。

第６図は、第６図（ａ）に示すＳｉ又はＧｅウェハ２と
、第６図（ｂ）に示すＳｉ又はＧｅ基板にＧａＡｓをヘ
テロエピタキシャル成長（成長層３）させ、その上に高
々１００人のアモルファ、スシリコン、（ａ−８ｉ）又
はアモルファスゲルマニウム（ａ−Ｇｅ）１８を通常の
プラズマＣＶＤにより堆積したウェハ４の前記堆積面と
を対向させ、第１図（ｃ）と同様の方法ではり合せる。

それを６００℃で１時間加熱処理し接合強度を大きくす
ると共にａ−８Ｌ又はａ−Ｇｅ１８を単結晶化する。な
お、ヨ記接着層を形成するａ−８ｉとａ−Ｇｅの選択は
、第６図（ａ）の基板がＳｉの場合は、ａ−８ｉとし。

Ｇｅの場合はａ−Ｇｅとする。そして第６図（Ｑ）に示
すように、エピタキシャル成長層３を残してその基板で
あるウェハ４をエツチング除去する。

このウェハ４がＳｉ基板の場合には弗酸と硝酸との混合
液で容易にエツチング除去することができる。さらに、
基板４との界面に発生した結晶欠陥層１９を除去するた
めにエピタキシャル層（ＧａＡｓ層）３の表層部をアン
モニアと過酸化水素水と水との混合液等でエツチング除
去する。かくして第６図（ｄ）に示すようにＳｉ又はＧ
ｅ基板２上に良質なＧａＡｓ単結晶層３を形成すること
ができる６以上においては、基板４としてＳｉ基板上又
はＧｅ基板上にエピタキシャル形成したＧａＡｓ薄膜を
、基板２としてＳｉ基板又はＧｅ基板に転写する方法に
ついて説明した。この方法が他のへテロ構造の形成につ
いても有効であることはいうまでもない。

実際、エピタキシャル層３としてＧａＡｓの代わりにＡ
ＱＧａ／ｋｓ、ＧａＰ、ＺｎＳ、ＩｎＰ等のその他の化
合物半導体を用いた場合でも同じ方法が適用できること
が確認されている。

〔発明の効果〕

本発明によれｉｆ、Ｂｉ−０ＭＯ８にしても０ＥＩＣに
しても別々のプロセスで予め形成した二枚のウェハをは
り合せることによって一体化するため、各々の要素能動
素子を他のプロセスからの制限を受けることなく最適の
プロセスで形成できる。

また、単一のウェハで積上げる方式の従来の主流プロセ
スに比較して工程を短くでき、歩留、生産効率を改善で
きる。

また、本発明を用いてのへテロ構造の形成においては、
まず最適の基板上にヘテロエピタキシーを行なってから
、はり合わせ法により、所望の基板にエピタキシャル層
を移し換えるため、良質のエピタキシャル結晶を得るた
めの材料の整合性より生ずる制限を小さくすることが可
能である。また、はり合わせによってエピタキシャル層
を別の基板に移し換えた後エピタキシャル層のもとのへ
テロ接合付近の結晶欠陥層をエツチング除去し、良質の
結晶部分のみを残すことができる。

【図面の簡単な説明】

第１図（ａ）、（ｂ）、（ｃ）、（ｄ）は本発明の実施
例となる原理説明図、第２図（ａ）、（ｂ）は、二枚の
ウェハを位置合せしてはり合せる場合の本発明の異なる
実施例となる原理説明図、第３図（ａ）、（ｂ）、（Ｑ
）、（ｄ）、（ｅ）は二枚のウェハに予め能動素子が設
けられたもの同士を接着剤を用いてはり合せ一体構造と
した本発明の更に異なる実施例を示した工程図、第４図
（ａ）、（ｂ）。 （ｃ）、（ｄ）はＢｉ−０ＭＯ８構造の実現に本発明を
適用した場合の工程図、第５図（ａ）、（ｂ）、（Ｑ）
、（ｄ）はＳｉ　　ＩＣ上に化合物半導体により光素子
を形成した三次元ＩＣの実現に本発明を適用した場合の
工程図、そして、第６図（ａ）、（ｂ）、（ｃ）、（ｄ
）は、はり合せの接合層として、ａ−８ｉ又はａ−Ｇｅ
を用いた場合の更に異なる本発明の実施例を示した工程
図である。 図において、 １・・・Ｓｕｎ、膜または絶縁膜 ２・・・Ｓｉ基板 ３・・・ＧａＡｓエピタキシャル層 ４・・・Ｓｉ又はＧｅ基板 ５・・・ポリイミド樹脂または流動性シリカ６．７・・
・位置合わせターゲット ８・・・基板エッチ除去部分

Claims (1)

1. 【特許請求の範囲】 １、少なくとも一方の接合すべき面がエピタキシャル成
   長により形成された半導体単結晶層を有する二枚の半導
   体単結晶基板を清浄な雰囲気下で密着させ、少なくとも
   ２００℃の加熱下で熱処理して接合する工程と；前記接
   合された一方の半導体単結晶基板のエピタキシャル成長
   により形成された半導体単結晶層を残して下地の半導体
   単結晶基板をエッチング除去する工程とを備えたことを
   特徴とする半導体装置の製造方法。 ２、上記二枚の半導体単結晶基板のうち他方の接合すべ
   き面が酸化物絶縁膜の形成されたシリコン単結晶基板か
   ら成ることを特徴とする特許請求の範囲第１項記載の半
   導体装置の製造方法。 ３、上記二枚の半導体単結晶基板のうち一方の接合すべ
   き面がエピタキシャル成長により形成された化合物半導
   体単結晶層を有する半導体単結晶基板から成ることを特
   徴とする特許請求の範囲第１項もしくは第２項記載の半
   導体装置の製造方法。 ４、上記エピタキシャル成長により形成された化合物半
   導体単結晶層を有する半導体単結晶基板がゲルマニウム
   もしくはシリコン単結晶から成ることを特徴とする特許
   請求の範囲第３項記載の半導体装置の製造方法。 ５、少なくとも一方の接合すべき面がエピタキシャル成
   長により形成され、かつその領域内に能動素子が形成さ
   れた半導体単結晶層を有する二枚の半導体単結晶基板を
   接着剤を介して加圧、加熱下で接合する工程と；前記接
   合された半導体単結晶基板の少なくとも前記エピタキシ
   ャル成長により形成され、かつその領域内に能動素子が
   形成された半導体単結晶層を残して下地単結晶基板をエ
   ッチング除去する工程とを備えたことを特徴とする半導
   体装置の製造方法。 ６、上記二枚の半導体単結晶基板のうち一方の接合すべ
   き面がエピタキシャル成長により形成された化合物半導
   体単結晶層を有するゲルマニウムもしくはシリコン単結
   晶基板から成り、他方の接合すべき面が酸化物絶縁膜の
   形成されたシリコン単結晶基板から成ることを特徴とす
   る特許請求の範囲第５項記載の半導体装置の製造方法。 ７、上記接着剤が耐熱性有機高分子樹脂もしくは流動性
   シリカから成り、上記二枚の半導体単結晶基板の接合す
   べき少なくとも一方の面に前記接着剤が塗布され、上記
   接合面の接着剤に少なくともボードが発生しない加圧下
   で加熱することにより前記接着剤を固化させ前記二枚の
   半導体単結晶基板を接合することを特徴とする特許請求
   の範囲第５項もしくは第６項記載の半導体装置の製造方
   法。 ８、少なくとも一方の接合すべき面がエピタキシャル成
   長により形成された半導体単結晶層とその表面に接合面
   の接合層としてアモルファスシリコン膜、シリコン酸化
   膜、もしくは多結晶シリコン膜を形成した二枚の半導体
   単結晶基板を清浄な雰囲気下で密着させ少なくとも２０
   ０℃の加熱下で熱処理して接合する工程と；前記接合さ
   れた一方の半導体単結晶基板のエピタキシャル成長によ
   り形成された半導体単結晶層を残して下地の半導体単結
   晶基板をエッチング除去する工程とを備えたことを特徴
   とする半導体装置の製造方法。 ９、上記二枚の半導体単結晶基板のうち一方の接合すべ
   き面のエピタキシャル成長により形成された半導体単結
   晶層が化合物半導体単結晶から成り、他方の接合すべき
   面が酸化物絶縁膜の形成されたシリコン単結晶基板から
   成ることを特徴とする特許請求の範囲第８項記載の半導
   体装置の製造方法。 １０、上記エピタキシャル成長により形成された半導体
   単結晶層の基板がゲルマニウムもしくはシリコン単結晶
   から成ることを特徴とする特許請求の範囲第９項記載の
   半導体装置の製造方法。 １１、上記エピタキシャル成長により形成された半導体
   単結晶層上に接合層として形成するアモルファスシリコ
   ン膜、シリコン酸化膜もしくは多結晶シリコン膜の形成
   はＣＶＤ法による薄膜形成法により形成することを特徴
   とする特許請求の範囲第８項記載の半導体装置の製造方
   法。 １２、一方の接合すべき面がエピタキシャル成長により
   形成され、かつその領域に能動素子が形成され、しかも
   その表面に前記能動素子の電極パターンが露出した半導
   体単結晶層を有する半導体単結晶基板と、他方の接合す
   べきその表面領域にも能動素子が形成され、かつその表
   面に前記能動素子の電極パターンが露出した半導体単結
   晶基板とを準備する工程と；上記二枚の基板表面の電極
   パターン同士が対向一致するよう位置合せし、接着剤を
   介して加圧、加熱下で接合する工程と；前記接合された
   半導体単結晶基板のうち前記エピタキシャル成長により
   形成され、かつその領域に能動素子が形成された半導体
   単結晶層を残して下地半導体単結晶基板をエッチング除
   去する工程と；前記基板のエッチング除去により露出し
   たエピタキシャル成長により形成された半導体単結晶層
   表面側より、前記接合された他力の半導体単結晶基板上
   の能動素子電極パターン上に至る貫通孔を設け、前記貫
   通孔内に配線導体層を埋め込み、前記両電極パターン間
   を電気的に接続すると共に前記エピタキシャル層上に露
   出した電極を形成する工程とを備えたことを特徴とする
   半導体装置の製造方法。 １３、上記二枚の半導体単結晶基板のうち一方の接合す
   べき面がエピタキシャル成長により形成された化合物半
   導体単結晶層を有するゲルマニウムもしくはシリコン単
   結晶基板から成り、前記化合物半導体層領域内に能動素
   子が形成されていることを特徴とする特許請求の範囲第
   １２項記載の半導体装置の製造方法。 １４、上記接着剤が耐熱性有機高分子樹脂もしくは流動
   性シリカから成り、上記二枚の半導体単結晶基板の接合
   すべき少なくとも一方の前に前記接着剤が塗布され、上
   記接合面の接着剤に少なくともボードが発生しない加圧
   下で加熱することにより前記接着剤を固化させ前記二枚
   の半導体単結晶基板を接合することを特徴とする特許請
   求の範囲第１２項もしくは第１３項記載の半導体装置の
   製造方法。 １５、上記エピタキシャル成長により形成された化合物
   半導体単結晶層がＧａＡｓ系から成ると共にこれに光素
   子を形成し、他方の接合すべき半導体単結晶基板をシリ
   コン単結晶で構成すると共にこの表面領域に集積回路を
   形成し、前記光素子と前記集積回路とを相互の電極パタ
   ーンを通して上記配線導体により電気的に接続し、前記
   光素子上に露出するよう電極を形成することを特徴とす
   る特許請求の範囲第１３項もしくは第１４項記載の半導
   体装置の製造方法。 １６、Ｘ−Ｙの二次元方向に移動可能で、かつ一方の半
   導体単結晶基板を吸着支持するステージと、これに対向
   して他方の半導体単結晶基板を吸着支持する支持体とが
   相対的に上下移動可能な状態に配設されると共に前記両
   半導体単結晶基板を相互に位置合せし、かつ所定の圧力
   を印加し接合する手段と、少なくとも前記両半導体単結
   晶基板の接合面を所定温度に加熱する手段とを備えたこ
   とを特徴とする半導体装置の製造装置。