JPS61107232U - - Google Patents

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JPS61107232U
JPS61107232U JP1984192340U JP19234084U JPS61107232U JP S61107232 U JPS61107232 U JP S61107232U JP 1984192340 U JP1984192340 U JP 1984192340U JP 19234084 U JP19234084 U JP 19234084U JP S61107232 U JPS61107232 U JP S61107232U
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JP
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activated
positive integer
tristate
wired
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JP1984192340U
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Description

【図面の簡単な説明】
第１図は、この考案の一実施例を示す回路図、
第２図は第１図ののデマルチプレクサ、９の直理
値を示す図、第３図は第１図の説明を行うための
タイムチヤート、第４図は従来の技術を説明する
ための回路図、第５図は第４図を説明するための
タイムチヤートであり、 図中１，２，３，４はバツフア、５，６，７，
８はトライステートバツフア、９はデマルチプレ
クサ、１０はＬＳＩパツケージ、１１はフリツプ
フロツプ回路である。

Claims (1)

    【実用新案登録請求の範囲】
  1. 縦続に接続されたＮ段（Ｎは正整数）のバツフ
    ア、上記各バツフアの出力が分岐して入力され、
    出力端子がワイヤード論理接続されたＮ個のトラ
    イステートバツフア、上記トライステートバツフ
    アの１個を活性化し、ワイヤード論理接続出力と
    して第Ｍ段目（ＭはＭ≦Ｎなる正整数）のトライ
    ステートバツフア出力を選択することにより、初
    段バツフアに入力された信号のタイミングの調整
    を行うデマルチプレクサとを備えたことを特徴と
    するタイミング調整回路。
JP1984192340U 1984-12-19 1984-12-19 Pending JPS61107232U (ja)

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JP1984192340U JPS61107232U (ja) 1984-12-19 1984-12-19

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JP1984192340U JPS61107232U (ja) 1984-12-19 1984-12-19

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JPS61107232U true JPS61107232U (ja) 1986-07-08

Family

ID=30749762

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1984192340U Pending JPS61107232U (ja) 1984-12-19 1984-12-19

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