JPH0690874B2 - アドレス入力回路 - Google Patents
アドレス入力回路Info
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- JPH0690874B2 JPH0690874B2 JP63279759A JP27975988A JPH0690874B2 JP H0690874 B2 JPH0690874 B2 JP H0690874B2 JP 63279759 A JP63279759 A JP 63279759A JP 27975988 A JP27975988 A JP 27975988A JP H0690874 B2 JPH0690874 B2 JP H0690874B2
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- 235000007354 Coix lacryma jobi Nutrition 0.000 claims 1
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- 238000010586 diagram Methods 0.000 description 13
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はリード・ライト機能を有する半導体集積回路に
関し、特にアドレス入力回路に関する。
関し、特にアドレス入力回路に関する。
従来、この種のアドレス入力回路はリード時の信号径路
とライト時の信号経路が同一であり、同一信号経路上に
リード用の論理回路ライト用の論理回路を実現し、なお
かつリード，ライトの要求性能を満足させる設計となっ
ていた。
とライト時の信号経路が同一であり、同一信号経路上に
リード用の論理回路ライト用の論理回路を実現し、なお
かつリード，ライトの要求性能を満足させる設計となっ
ていた。
第５図はアドレス入力回路の従来例のブロック図であ
る。
る。
このアドレス入力回路は入力電位判定回路１とリード・
ライト兼用のアドレスバッファ11と駆動能力向上用のバ
ッファ７から構成され、アドレス入力端子AIN,入力電位
判定回路1,アドレスバッファ11,バッファ7,アドレス出
力端子AOUTの順に信号が伝達される。
ライト兼用のアドレスバッファ11と駆動能力向上用のバ
ッファ７から構成され、アドレス入力端子AIN,入力電位
判定回路1,アドレスバッファ11,バッファ7,アドレス出
力端子AOUTの順に信号が伝達される。
第６図は第５図の従来例をより詳細に示す回路図であ
る。
る。
アドレス入力信号AINとチップセレクト信号CSが入力電
位判定回路１の初段のノアゲートの入力となり２段イン
バータのバッファを介してアドレスバッファ11の入力に
接続される。アドレスバッファ11はクロックドインバー
タによるラッチ回路10とラッチ回路10からの正，負両論
理を入力とする２系統のナンドゲート２段接続回路とか
らなる。アドレスラッチ信号▲▼はインバータに入
力し信号ALを発生し、信号▲▼とALによりラッチ回
路10のクロックドインバータを駆動しラッチ動作を行な
う。続くナンドゲート２段接続回路では正負両論理共に
全ハイまたは全ロウに設定するための論理が組まれてお
り、その制御信号は各々▲▼，▲▼であ
る。アドレスバッファ11の出力はバッファ７の入力とな
る。バッファ７はインバータであり、その出力はアドレ
ス出力AOUT,▲▼である。
位判定回路１の初段のノアゲートの入力となり２段イン
バータのバッファを介してアドレスバッファ11の入力に
接続される。アドレスバッファ11はクロックドインバー
タによるラッチ回路10とラッチ回路10からの正，負両論
理を入力とする２系統のナンドゲート２段接続回路とか
らなる。アドレスラッチ信号▲▼はインバータに入
力し信号ALを発生し、信号▲▼とALによりラッチ回
路10のクロックドインバータを駆動しラッチ動作を行な
う。続くナンドゲート２段接続回路では正負両論理共に
全ハイまたは全ロウに設定するための論理が組まれてお
り、その制御信号は各々▲▼，▲▼であ
る。アドレスバッファ11の出力はバッファ７の入力とな
る。バッファ７はインバータであり、その出力はアドレ
ス出力AOUT,▲▼である。
上述した従来のアドレス入力回路は、必然的に論理の段
数が増加してしまうため、高速動作が要求されるリード
動作時にはライト時だけに必要な機能が障害となり、要
求速度が満足できない欠点があり、逆に論理機能が高く
回路が大きくなりやすいライト系回路では動作スピード
は要求されない代りに回路占有面積を減少させる必要が
あり、従来のレリード系と同一信号径路に組み込まれて
いる場合にはリード動作時の性能を落とさない範囲内で
のみ可能であるという欠点がある。
数が増加してしまうため、高速動作が要求されるリード
動作時にはライト時だけに必要な機能が障害となり、要
求速度が満足できない欠点があり、逆に論理機能が高く
回路が大きくなりやすいライト系回路では動作スピード
は要求されない代りに回路占有面積を減少させる必要が
あり、従来のレリード系と同一信号径路に組み込まれて
いる場合にはリード動作時の性能を落とさない範囲内で
のみ可能であるという欠点がある。
本発明のアドレス入力回路は、 入力電位判定回路とリード用アドレスバッファとライト
用アドレスバッファとリード／ライト信号でスイッチン
グする２個のトランスファ回路を有し、前記入力電位判
定回路の入力はアドレス入力端子に接続され、該出力は
リード用アドレスバッファとライト用アドレスバッファ
双方の入力に接続され、該リード用アドレスバッファ回
路の出力はリード時にオン動作するトランスファ回路の
一端に接続され、該ライト用アドレスバッファ回路の出
力はライト時にオン動作するトランスファ回路の一端に
接続され、前記リード時にオン動作するトランスファ回
路とライト時にオン動作するトランスファ回路の双方の
他端は短絡されアドレス出力端子となっている。
用アドレスバッファとリード／ライト信号でスイッチン
グする２個のトランスファ回路を有し、前記入力電位判
定回路の入力はアドレス入力端子に接続され、該出力は
リード用アドレスバッファとライト用アドレスバッファ
双方の入力に接続され、該リード用アドレスバッファ回
路の出力はリード時にオン動作するトランスファ回路の
一端に接続され、該ライト用アドレスバッファ回路の出
力はライト時にオン動作するトランスファ回路の一端に
接続され、前記リード時にオン動作するトランスファ回
路とライト時にオン動作するトランスファ回路の双方の
他端は短絡されアドレス出力端子となっている。
本発明は、リード時の信号径路とライト時の信号径路を
分離し、リード動作用に最適化された回路およびライト
動作用に最適化された回路を搭載する。
分離し、リード動作用に最適化された回路およびライト
動作用に最適化された回路を搭載する。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のアドレス入力回路の第１の実施例の構
成を示すブロック図である。
成を示すブロック図である。
本実施例のアドレス入力回路は、入力電位判定回路１と
リード用アドレスバッファ２とライト用アドレスバッフ
ァ３とインバータ４とCMOSトランスファ5,6とからな
り、入力電位判定回路１の入力はアドレス入力端子AIN
に接続され、該出力はリード用アドレスバッファ２とラ
イト用アドレスバッファ３双方の入力に接続され、リー
ド用アドレスバッファ２の出力は、リード／ライト端子
R/Wとインバータ４に接続されリード時にオン動作するC
MOSトランスファ５の一端に接続され、ライト用アドレ
スバッファ３の出力はリード／ライト端子R/Wとインバ
ータ４に接続されライト時にオン動作するCMOSトランス
ファ６の一端に接続され、CMOSトランスファ５とCMOSト
ランスファ６の双方の他端は短絡されアドレス出力端子
AOUTとなっている。
リード用アドレスバッファ２とライト用アドレスバッフ
ァ３とインバータ４とCMOSトランスファ5,6とからな
り、入力電位判定回路１の入力はアドレス入力端子AIN
に接続され、該出力はリード用アドレスバッファ２とラ
イト用アドレスバッファ３双方の入力に接続され、リー
ド用アドレスバッファ２の出力は、リード／ライト端子
R/Wとインバータ４に接続されリード時にオン動作するC
MOSトランスファ５の一端に接続され、ライト用アドレ
スバッファ３の出力はリード／ライト端子R/Wとインバ
ータ４に接続されライト時にオン動作するCMOSトランス
ファ６の一端に接続され、CMOSトランスファ５とCMOSト
ランスファ６の双方の他端は短絡されアドレス出力端子
AOUTとなっている。
第２図は本発明のアドレス入力回路の第２の実施例の構
成を示すブロック図である。
成を示すブロック図である。
本実施例ではCMOSトランスファ5,6の後にバッファ７を
設け、CMOSトランスファ5,6による駆動能力劣化を防止
している。
設け、CMOSトランスファ5,6による駆動能力劣化を防止
している。
第３図は本発明のアドレス入力回路の第３の実施例の構
成を示すブロック図である。
成を示すブロック図である。
本実施例では、リード用アドレスバッファ2,ライト用ア
ドレスバッファ３の最終段をトライステートバッファと
し、トライステート付リード用アドレスバッファ８、ト
ライステート付ライト用アドレスバッファ９とすること
で、CMOSトンランスファ5,6を置換している。
ドレスバッファ３の最終段をトライステートバッファと
し、トライステート付リード用アドレスバッファ８、ト
ライステート付ライト用アドレスバッファ９とすること
で、CMOSトンランスファ5,6を置換している。
第４図は本発明の第２の実施例の詳細な回路図である。
アドレス入力信号AINとチップセレクト信号CSが入力電
位判定回路１の初段のノアゲートの入力となり、２段イ
ンバータのバッファを介しリード用アドレスバッファ２
とライト用アドレスバッファ３の入力に接続される。リ
ード用アドレスバッファ２はインバータ１段とインバー
タ２段接続の２系統からなり、各々負，正論理出力を得
る。ライト用アドレスバッファ３はクロックドインバー
タによるラッチ回路10とラッチ回路10からの正，負両論
理を入力とする２系統のナンドゲート２段接続回路とか
らなる。アドレスラッチ信号▲▼はインバータに入
力信号ALを発生し、信号▲▼とALにより前記ラッチ
回路９のクロックドインバータを駆動しラッチ動作を行
なう。続くナンドゲート２段接続回路では正負両論理共
に全ハイあるいは全ロウに設定するための論理が組まれ
ており、その制御信号は各々▲▼，▲▼で
ある。リード用アドレスバッファ２とライト用アドレス
バッファ３の出力はCMOSトランスファ5,6の一端とな
り、各々正論理、負論理毎にCMOSトランスファ5,6の他
端と接続され、バッファ７の入力となる。バッファ７は
インバータであり、その出力はアドレス出力AOUT,▲
▼である。
位判定回路１の初段のノアゲートの入力となり、２段イ
ンバータのバッファを介しリード用アドレスバッファ２
とライト用アドレスバッファ３の入力に接続される。リ
ード用アドレスバッファ２はインバータ１段とインバー
タ２段接続の２系統からなり、各々負，正論理出力を得
る。ライト用アドレスバッファ３はクロックドインバー
タによるラッチ回路10とラッチ回路10からの正，負両論
理を入力とする２系統のナンドゲート２段接続回路とか
らなる。アドレスラッチ信号▲▼はインバータに入
力信号ALを発生し、信号▲▼とALにより前記ラッチ
回路９のクロックドインバータを駆動しラッチ動作を行
なう。続くナンドゲート２段接続回路では正負両論理共
に全ハイあるいは全ロウに設定するための論理が組まれ
ており、その制御信号は各々▲▼，▲▼で
ある。リード用アドレスバッファ２とライト用アドレス
バッファ３の出力はCMOSトランスファ5,6の一端とな
り、各々正論理、負論理毎にCMOSトランスファ5,6の他
端と接続され、バッファ７の入力となる。バッファ７は
インバータであり、その出力はアドレス出力AOUT,▲
▼である。
以上説明したように本発明は、アドレス入力回路の中に
リード時の信号径路とライト時の信号径路の２系統を用
意し、リード用アドレスバッファにはリード動作に要求
される音速性を実現する回路設計を施し、ライト用アド
レスバッファにはライト動作時に要求される高度な機
能、例えばラッチ機能，全ロウ・全ハイ機能を取り入れ
ながらかつライトタイミングを最低満足する設計を行な
うことにより、回路占有面積の削減が実現できる効果が
ある。
リード時の信号径路とライト時の信号径路の２系統を用
意し、リード用アドレスバッファにはリード動作に要求
される音速性を実現する回路設計を施し、ライト用アド
レスバッファにはライト動作時に要求される高度な機
能、例えばラッチ機能，全ロウ・全ハイ機能を取り入れ
ながらかつライトタイミングを最低満足する設計を行な
うことにより、回路占有面積の削減が実現できる効果が
ある。
第１図は本発明のアドレス入力回路の第１の実施例のブ
ロック図、第２図は本発明のアドレス入力回路の第２の
実施例のブロック図、第３図は本発明のアドレス入力回
路の第３の実施例のブロック図、第４図は第２の実施例
のより詳細な回路図、第５図は従来例のブロック図、第
６図は第５図の従来例のより詳細な回路図である。 １……入力電位判定回路、 ２……リード用アドレスバッファ、 ３……ライト用アドレスバッファ、 ４……インバータ、 5,6……CMOSトランスファ、 ７……バッファ、 ８……トライステート付リード用アドレスバッファ、 ９……トライステート用ライト用アドレスバッファ、 10……ラッチ回路。
ロック図、第２図は本発明のアドレス入力回路の第２の
実施例のブロック図、第３図は本発明のアドレス入力回
路の第３の実施例のブロック図、第４図は第２の実施例
のより詳細な回路図、第５図は従来例のブロック図、第
６図は第５図の従来例のより詳細な回路図である。 １……入力電位判定回路、 ２……リード用アドレスバッファ、 ３……ライト用アドレスバッファ、 ４……インバータ、 5,6……CMOSトランスファ、 ７……バッファ、 ８……トライステート付リード用アドレスバッファ、 ９……トライステート用ライト用アドレスバッファ、 10……ラッチ回路。
Claims (1)
- 【請求項１】リード，ライト機能を有する半導体集積回
路において、 入力電位判定回路とリード用アドレスバッファとライト
用アドレスバッファとリード／ライト信号でスイッチン
グする２個のトランスファ回路を有し、前記入力電位判
定回路の入力はアドレス入力端子に接続され、該出力は
リード用アドレスバッファとライト用アドレスバッファ
双方の入力に接続され、該リード用アドレスバッファの
出力はリード時にオン動作するトランスファ回路の一端
に接続され、該ライト用アドレスバッファの出力はライ
ト時にオン動作するトランスファ回路の一端に接続さ
れ、前記リード時にオン動作するトランスファ回路とラ
イト時にオン動作するトランスファ回路の双方の他端は
短絡されアドレス出力端子となっているアドレイ入力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279759A JPH0690874B2 (ja) | 1988-11-04 | 1988-11-04 | アドレス入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279759A JPH0690874B2 (ja) | 1988-11-04 | 1988-11-04 | アドレス入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02126489A JPH02126489A (ja) | 1990-05-15 |
| JPH0690874B2 true JPH0690874B2 (ja) | 1994-11-14 |
Family
ID=17615511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63279759A Expired - Fee Related JPH0690874B2 (ja) | 1988-11-04 | 1988-11-04 | アドレス入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690874B2 (ja) |
-
1988
- 1988-11-04 JP JP63279759A patent/JPH0690874B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02126489A (ja) | 1990-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |