JPS61107441A - 応答タイマ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、主記憶装置ｆおよび外部入出力装置をアクセ
スした時、発生する異常を監視する応答タイマのｔｌｉ
ｔ＋御回路に開回路。

（従来の技術） マイクロプロセサの制御装置から主記憶装置および外部
入出力装置にアクセスする時には、被アクセス装置から
′＃、応答による異常を検出するための応答タイマを更
用することは公知である。あらかじめ設定されたオーバ
ーフロー値を有する応答タイマがＬＳＩに内蔵されてい
る場合には、上記応答タイマの使用は外部に接続される
装置へ制限を与えることになる。向えば、共通メモリを
アクセスする時には、複数のプロセサからのアクセス競
合によりアクセス時間が長くなり、正常であるにもかか
わらず応答タイマが動作して異常であるとみなされる場
合がある。

（発明が解決しようとする問題点） しかしながら、応答タイマのオーバーフローまでの時間
を得るために、クロック周波数ｔ−サげることは性能の
低下を招き得策ではないと云う問題点があった。

本発明の目的は、外部後置へのアクセス時に限ってプロ
セサＬＳＩに供給するクロックの周波舷を変えることに
より上記問題点を解決し、正常ではあるが６答時間が長
くなることがあるような裟ｉ＃への応答タイマの適用が
可能となるように構成した応答タイマ制御回路を提倶す
ることＫある。

（問題点を解決する之めの手段） 本発明による応答タイマ制御回路はＬＳＩプロセサと、
クロック選択回路と、クロック選択制御回路とから成る
ものである。

Ｌ８Ｉプロセサは、あらかじめ定められたオーバーフロ
ー値をセットした応答タイマを内蔵し、外部装置へのア
クセス時の異常を監視するためのものである。

クロック選択回路は、複数の周波数のクロックを入力と
して出力をＬＳＩプロセサのクロック端子に印加するた
めのものである。

クロック選択制御回路は、ＬＳＩプロセサの外部後置へ
のアクセスを実行するためのものである。

本発明は上記構成において、クロック選択制御回路から
の出力を使用してＬＳＩプロセサに印加するクロック周
波数を変え、ＬＳＩプロセサの内部の応答タイマのオー
バーフロー時間ｔ−ｆ更することができるものである。

（実　権利） 次に、図面を参−して本発明の実施例について説明する
。

第１図は、本発明による応答タイマ制御回路の一実施例
を示すブロック図である。第１図において、１はＬＳＩ
プロセサ、２はクロック選択回路、３はクロック選択制
御回路、４はローカルメモリ、５は共通メモリであり、
クロック選択制−回路３はカウンタ３Ａと、フリップ７
０ツブ３Ｂと、ＦＦ１ｉＴゲー）３０とを備えて−る。

第１図におりて、あらかじめ設定されたオーバーフロー
値（６４）を有する応答タイマを内蔵したＬＳＩプロセ
サｌがメモリアクセス信号線２０（ＭＲＩＱ用）と、応
答信号線５０（ＤＡＯＫ用］と、データ／アドレスおよ
びその他の制（至）信号を伝送するための信号線３ｏと
によりローカルメモリ４と共通メモリ５とに接続されて
いる。

共通メモリ５は複数のポートを有し、他のプロセサと接
続されてｂるものとする。このため、ローカルメモリ４
のアクセス時間（３クロック分）に対して、共４メモリ
５は＃競合時の場合でもアクセス時間が大きく、５クロ
ック分の時間が必要であるものとする。共通メモリ５に
、例えば１６台以上のプロセサが接続された時には競合
時の最大遅延量は８０クロック分となることがある。上
記ＬＳＩプロセサｌのクロックは、クロック入力信号線
１０を介してクロック選択回路２から供給される。クロ
ック選択制御回路３はカウンタ３Ａと、力、ウンタ３Ａ
の内容があらかじめ定められた値に達した時にセットさ
れるフリップフロップ３Ｂと、ＦｇＴゲー）３０とから
成ることは既に説明したとおりである。カウンタ３人の
クロックには信号＠６０上の０Ｋｚｆを使用し、イネー
ブル信号としては信号線２０上のＭＦＬＱを使用してＡ
る。また、リセット信号としては信号線５０上の応答信
号（ＤＡＯＫ）と、フリップフロップ３Ｂの出力とのＯ
Ｒ信号が使用されている。クロック選択回路２のゲート
信号はフリップフロップ３Ｂの出力が使用される。

フリップフロップ３Ｂのリセット信号としては、ローカ
ルメモリ４および共通メモリ５から信号線５０上に送出
された応答信号（ＤＡＯＫ）と、信号線８０上に透出さ
れたシステムリセット（Ｒ１８Ｔ）信号とが使用される
。

第２図および第３図は、それぞれ第１図に示す応答タイ
マ制御回路の動作を示すタイミング図である。

次に、第２図を参照して第１図の動作を説明する。第２
図はローカルメモリ４への通常のアクセスタイミングを
示すタイミング図であり、信号線５０上の応答信号（Ｄ
ＡＯＫ）がメモリリクエスト後に３クロック分だけ遅れ
て戻ってくするが、７リツプフロツプ３Ｂはセットされ
ない。第１図に示す本実施例では、ローカルメモリ４お
よび共通メモリ５が無競合の時のアクセス時間を考慮し
、カウンタ３Ａのカウンタ値が１ｔ８ｊｌになった時に
７リツプフロツプ３Ｂがセットされるように設定されて
いる。従って、第２図に示すタイミングではメモリアク
セス時でもＬＳＩプロセサｌへのクロック周波数は不変
である。

槙３図はＬＳＩプロセサ１が共通メモリ５にアクセスを
行い、競合が発生して７０のクロック分（ＯＫｚｆのク
ロック換ｇ）だけ待たされたｔ　　　　　　時のタイミ
ング図である。クロック選択制御回路３の内部のカウン
タ３Ａのカウント値が８”に到達すると、フリップフロ
ップ３ＢがセットされることによりＬＳＩプロセサｌへ
のクロックが信号線６０上の０Ｋ２ｆから信号線７０上
のＣＫｆに切替えられる。従って、応答タイ二〇カウン
ト動作がその後の実時間で２倍に延ばされることになる
。７０のクロック分（ＯＫｚｆ換算値）の遅延の後、信
号線５０上へＤＡＯＫが戻ってくるとフリップ７０ツブ
３Ｂがリセットされ、再びＬＳＩプロセサ１のクロック
として信号線６０上のクロックとして０Ｋｚｆが印加さ
れる。

この間、ＬＳＩプロセサ１に内シされた応答タイマのカ
ウント値は１３９”であり、あらかじめ設定された埴（
＠６４”）よりも小さいためにエラーとはならな−。

本実施例は、クロック選択制御回路３として２人力の場
合を示したが、本発明は３人力以上の場合にも適用され
、さらに応答タイマに設定された値を実質上、大きくと
れることは云うまでもない。また、外部アクセス装置と
してロー　　　　　　　　１・。

カルメモリおよび共通メモリの実例を示したが、入出力
装置にも適用可能である。

上記実施例にお込ては、外部アクセス動作中に常時、ク
ロック周期を２倍にするのではなく、８クロック分の待
ち合わせの後にクロックの周波数を切替える方式を採用
してもよいため、頻度の高いローカルメモリへのアクセ
スの際にアクセス時間に影響を与えず、性能の低下も無
視できる。すなわち、メモリアクセス中に最初から周期
が２倍のクロックを採用すると、ローカルメモリのアク
セス時間は０Ｋｚｆ換算で４クロック分となる。

（発明の効果） 本発明は以上説明したように、Ｌ８Ｉプロセサへのクロ
ック周波数を外部装置へのアクセス時に切替えることに
より、小さｌ、ａ＋ｉ！に設定された応答タイマの時間
を実質上大きくできると云う効果がある。このため、あ
らかじめ決められた値に設定された応答タイマを内蔵す
るＬＳＩプロセサの適用範囲を拡大することが可能であ
ると云う効果もある。

【図面の簡単な説明】

第１図は、本発明による応答タイマ制御回路の一実施例
を示すブロック図である。 第２図はローカルメモリに対するアクセスを示し、第３
図は共通メモリに対するアクセスを示すものである。 １・・・ＬＳＩプロセサ ２・・・クロック選択回路 ３・・・クロック−胃択制御回路 ４・・・ローカルメモリ　　　５・・・共通メ七り３Ａ
・・・カウンタ　　３Ｂ・・・７リツプフロツプ３Ｃ・
・・ＦｇＴゲート

Claims (1)

【特許請求の範囲】
1. あらかじめ定められたオーバーフロー値をセットした応
   答タイマを内蔵し、外部装置へのアクセス時の異常を監
   視するためのＬＳＩプロセサと、複数の周波数のクロッ
   クを入力として出力を前記ＬＳＩプロセサのクロック端
   子に印加するためのクロック選択回路と、前記ＬＳＩプ
   ロセサの外部装置へのアクセスを実行するためのクロッ
   ク選択制御回路とから成り、前記クロック選択制御回路
   からの出力を使用して前記ＬＳＩプロセサに印加するク
   ロック周波数を変え、前記ＬＳＩプロセサの内部の前記
   応答タイマのオーバーフロー時間を変更することができ
   るように構成したことを特徴とする応答タイマ制御回路
   。