JPS61107460A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS61107460A JPS61107460A JP59226826A JP22682684A JPS61107460A JP S61107460 A JPS61107460 A JP S61107460A JP 59226826 A JP59226826 A JP 59226826A JP 22682684 A JP22682684 A JP 22682684A JP S61107460 A JPS61107460 A JP S61107460A
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- processor
- processing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は異程のスレーブ演算処理装置が効果的に演算
全実行することが可能な例えばマスタースレーブ方式の
マルチプロセッサシステムに関するものである。
全実行することが可能な例えばマスタースレーブ方式の
マルチプロセッサシステムに関するものである。
従来、マルチプロセッサシステムにおいて、並列処理性
を高めることにより全体の性能向上をはかる試みは多く
あったが、そこでは複数あるスレーブ演算処理装置への
処理の割当てのための論理、すなわち例えば、優先順制
御、負荷の均等配分のための制御方式に問題があった。
を高めることにより全体の性能向上をはかる試みは多く
あったが、そこでは複数あるスレーブ演算処理装置への
処理の割当てのための論理、すなわち例えば、優先順制
御、負荷の均等配分のための制御方式に問題があった。
並列処理システムで、上記の様な問題に対応するための
研究の一例として、特開昭５７−１７２４５５号公報に
示された並列プロセッサ・アーキテクチュア用の配分デ
ータ転送制御装置があす、この構成図を第４図に示す。
研究の一例として、特開昭５７−１７２４５５号公報に
示された並列プロセッサ・アーキテクチュア用の配分デ
ータ転送制御装置があす、この構成図を第４図に示す。
この従来装置は複数の演算プロセッサ（スレーブ演算処
理装置）に対して情報の配分を行なうものであり、次に
その構成を説明する。第４図において、ｌはメインバス
（バス）でめシ、２は制御プロセッサ（マスタ演算処理
装置）、３．３ａ〜ａａｈバスインター７エイスユニツ
ト、４はリソースコントローラ、５ｆｌ主メモＩＪ、６
，６１１〜５ａはローカルメモリ、７”〜７０ｒ！演算
プロセッサ（スレーブ演算処理装＆）でるる。
理装置）に対して情報の配分を行なうものであり、次に
その構成を説明する。第４図において、ｌはメインバス
（バス）でめシ、２は制御プロセッサ（マスタ演算処理
装置）、３．３ａ〜ａａｈバスインター７エイスユニツ
ト、４はリソースコントローラ、５ｆｌ主メモＩＪ、６
，６１１〜５ａはローカルメモリ、７”〜７０ｒ！演算
プロセッサ（スレーブ演算処理装＆）でるる。
従来のマルチプロセッサシステムは上記のように構成さ
れ、制御プロセッサ２、およびプログラム、データが格
納される主メモリ５によりシステム管理される。
れ、制御プロセッサ２、およびプログラム、データが格
納される主メモリ５によりシステム管理される。
まず、プログラムの実行の際に制御プロセッサ２はリソ
ースコントローラ４．’インバス１．主メモリ５用のバ
スインター７エイスユニツト３を介して主メモリ５から
プログラムを読み出し、処理すべき内容を認識する。こ
の場合、演算等の実際の処理は演算プロセッサ７ａ〜７
ｃで行なわれるわけで、その処理効果を最大にするため
、プログラムに応じて各演算プロセッサ７＆〜７ｃに対
応するバスインターフェイスユニット３８〜３ ｃ。
ースコントローラ４．’インバス１．主メモリ５用のバ
スインター７エイスユニツト３を介して主メモリ５から
プログラムを読み出し、処理すべき内容を認識する。こ
の場合、演算等の実際の処理は演算プロセッサ７ａ〜７
ｃで行なわれるわけで、その処理効果を最大にするため
、プログラムに応じて各演算プロセッサ７＆〜７ｃに対
応するバスインターフェイスユニット３８〜３ ｃ。
ローカルメモリ６＆〜６ｃの動作を予め設定しておく。
その後、制御プロセッサ２はプログラムを解読して必要
な処理データを主メモリ５から読み出し、処理に必要な
制御情報とその処理データをメインバスＩＮ由で演算プ
ロセッサ７の当該演算プロセッサ７ａ〜７Ｃに供給する
。このとき、各々の処理をどの演算プロセッサ７ａ〜７
Ｃが受けとるかは前記の動作設定により定められており
、最大効率がめげられるように並列動作を行なう。
な処理データを主メモリ５から読み出し、処理に必要な
制御情報とその処理データをメインバスＩＮ由で演算プ
ロセッサ７の当該演算プロセッサ７ａ〜７Ｃに供給する
。このとき、各々の処理をどの演算プロセッサ７ａ〜７
Ｃが受けとるかは前記の動作設定により定められており
、最大効率がめげられるように並列動作を行なう。
上記のような従来のマルチプロセッサシステムでは、複
数のスレーブ演算処理装置が同一種類の演算を行なうよ
うな同一型式のスレーブ演算処理装置により構成されて
いたので、構成内容にもよるが、ある種の演算処理には
高速で処理できるが、他の種の演算処理には向いていな
いなどプロセッサシステムとして、トータル効率が良く
ないとい、う問題点があった。
１．、この発明は、かかる問題点を解決するた
めになされたもので、マスタ演算処理装置から異種の演
算に関する指令を受けても、夫々異種のスレーブ演算処
理装置が前記指令に応じて高効率な演算を実行すること
の可能なマルチプロセッサシステムを得ることを目的と
する。
数のスレーブ演算処理装置が同一種類の演算を行なうよ
うな同一型式のスレーブ演算処理装置により構成されて
いたので、構成内容にもよるが、ある種の演算処理には
高速で処理できるが、他の種の演算処理には向いていな
いなどプロセッサシステムとして、トータル効率が良く
ないとい、う問題点があった。
１．、この発明は、かかる問題点を解決するた
めになされたもので、マスタ演算処理装置から異種の演
算に関する指令を受けても、夫々異種のスレーブ演算処
理装置が前記指令に応じて高効率な演算を実行すること
の可能なマルチプロセッサシステムを得ることを目的と
する。
この発明に係るマルチプロセッサシステムは複数のスレ
ーブ演算処理装置内に夫々備えた設定器が演算機能の種
別を設定し、マスタ演算処理装置からの演算種別に関す
る制御指令を受けた時にスレーブ演算処理装置の使用状
態及び優先順位に応じ被処理データ等を処理するもので
ある。
ーブ演算処理装置内に夫々備えた設定器が演算機能の種
別を設定し、マスタ演算処理装置からの演算種別に関す
る制御指令を受けた時にスレーブ演算処理装置の使用状
態及び優先順位に応じ被処理データ等を処理するもので
ある。
この発明においては、複数のスレーブ演算処理装置内に
備えられた夫々の優先判別部が、設定器で設定された演
算機能の種別条件と、該スレーブ演算処理装置の非使用
中の条件と、該優先判別部の配列によって決定される優
先順位の条件とにより、マスタ演算処理装置からの異な
る演算種別の制御指令を受けた時に適確かつ高速に演算
処理する。
備えられた夫々の優先判別部が、設定器で設定された演
算機能の種別条件と、該スレーブ演算処理装置の非使用
中の条件と、該優先判別部の配列によって決定される優
先順位の条件とにより、マスタ演算処理装置からの異な
る演算種別の制御指令を受けた時に適確かつ高速に演算
処理する。
第１図はこの発明の一実施例を示す構成図でめ９．１は
メインバス（ハス）、２は制御プロセッサ（マスタ演算
処理装＆）、５はこの発明のシステムが処理すべきプロ
グラムおよびデータを格納する主メモリ（メモリ）、７
３〜７Ｃは前記制御プロセッサ２からの制御情報および
データにより実際の演算処理を行なう演算プロセッサ（
スレーブ演算処理装置）でるり、ここでは演算プロセッ
サ７ａを四則演算用とし、演算プロセッサ７ｂを三角関
数演算用として説明する。
メインバス（ハス）、２は制御プロセッサ（マスタ演算
処理装＆）、５はこの発明のシステムが処理すべきプロ
グラムおよびデータを格納する主メモリ（メモリ）、７
３〜７Ｃは前記制御プロセッサ２からの制御情報および
データにより実際の演算処理を行なう演算プロセッサ（
スレーブ演算処理装置）でるり、ここでは演算プロセッ
サ７ａを四則演算用とし、演算プロセッサ７ｂを三角関
数演算用として説明する。
上記の演算プロセッサ７ａ、７ｂの内部構成の一例を示
したものが第２図のブロック図であり、ここでは代表し
て演算プロセッサ７ａについて示す。この第２図におい
て、１０はメインノくス１を介して制御情報（処理内容
）、およびデータ（被処理データ）を受は取り、その処
理結果をメインバス１に返すためのバスインターフェイ
ス、１１はこの図では図示しない設定器から演算機能の
種別に関する情報と、演算プロセッサ７ａ自体の使用中
如何に関する情報と、メインバスｌからの制御指令と金
受け、処理を実行するかどうかの判別を行なう優先判別
部でｂ９、演算プロセッサ７ａ自体の優先順位は、他の
演算プロセッサ７ｂ〜７Ｇとの間の接続状態（配列）に
よって決定され、例えば第３図に示す回路図の状態であ
れば、演算プロセッサ７ａが最優先で処理を実行するプ
ロセッサでめ９、演算プロセッサ７ｂは次の順位のプロ
セッサとして決定される。１２は前記制御情報を解読し
て演算プロセッサ７＆を制御するための制御部、＋３は
供給されたデータに従い演算処理を行なう演算部で口＃
）、この実施例の説明においてはこの演算部１３は四則
演算専用のものである。
したものが第２図のブロック図であり、ここでは代表し
て演算プロセッサ７ａについて示す。この第２図におい
て、１０はメインノくス１を介して制御情報（処理内容
）、およびデータ（被処理データ）を受は取り、その処
理結果をメインバス１に返すためのバスインターフェイ
ス、１１はこの図では図示しない設定器から演算機能の
種別に関する情報と、演算プロセッサ７ａ自体の使用中
如何に関する情報と、メインバスｌからの制御指令と金
受け、処理を実行するかどうかの判別を行なう優先判別
部でｂ９、演算プロセッサ７ａ自体の優先順位は、他の
演算プロセッサ７ｂ〜７Ｇとの間の接続状態（配列）に
よって決定され、例えば第３図に示す回路図の状態であ
れば、演算プロセッサ７ａが最優先で処理を実行するプ
ロセッサでめ９、演算プロセッサ７ｂは次の順位のプロ
セッサとして決定される。１２は前記制御情報を解読し
て演算プロセッサ７＆を制御するための制御部、＋３は
供給されたデータに従い演算処理を行なう演算部で口＃
）、この実施例の説明においてはこの演算部１３は四則
演算専用のものである。
次に第３図は上記第２図の優先判別部１１を中心として
演算プロセッサ７＆および７ｂの要部を示す回路図であ
る。図において、２０は第１図に示される制御プロセッ
サ２からメインパス１を介１・ Ｌ？与、ｔ″ｈ、
ｂ！１１”化９０情報１受１６１”線７あり、この実施
例ではこの制御指令の情報は四則演算（基本演算）の指
令である場合はＬ（ローレベル）でめジ、三角関数演算
（関数演算）の指令である場合はＨ（、・イレベル）で
６る。２１．〜２１ｄは夫々演算プロセッサ７＆または
７ｂの空き状態（使用中如何に関する状態）を、夫々の
制御部１２からその監視結果として受け、かつ自分の演
算プロセッサ７ａまたは７ｂの演算機能の種別に関する
設定内容を受け、空き状態（非使用中）でるることと前
記設定内容及び前記設定内容が一致していることを検出
するアンド回路である。２２ａ。
演算プロセッサ７＆および７ｂの要部を示す回路図であ
る。図において、２０は第１図に示される制御プロセッ
サ２からメインパス１を介１・ Ｌ？与、ｔ″ｈ、
ｂ！１１”化９０情報１受１６１”線７あり、この実施
例ではこの制御指令の情報は四則演算（基本演算）の指
令である場合はＬ（ローレベル）でめジ、三角関数演算
（関数演算）の指令である場合はＨ（、・イレベル）で
６る。２１．〜２１ｄは夫々演算プロセッサ７＆または
７ｂの空き状態（使用中如何に関する状態）を、夫々の
制御部１２からその監視結果として受け、かつ自分の演
算プロセッサ７ａまたは７ｂの演算機能の種別に関する
設定内容を受け、空き状態（非使用中）でるることと前
記設定内容及び前記設定内容が一致していることを検出
するアンド回路である。２２ａ。
２２ｂはそのアンド回路Ｚ＋ａ〜２１ｄの出力信号であ
り、これが有意のときにはその指令を受は付けることを
意味する。２３＆、２３ｂは制御プロセッサ２より制御
線２０からの制御指令と共に与えられる信号線２４１１
．２４ｂからの要求信号と自演算プロセッサ７ａまたは
７ｂが受は付は可能であることを示す信号２２＆、２２
ｂとのアンドをとり、要求を受けつけるアンド回路、２
５ａ。
り、これが有意のときにはその指令を受は付けることを
意味する。２３＆、２３ｂは制御プロセッサ２より制御
線２０からの制御指令と共に与えられる信号線２４１１
．２４ｂからの要求信号と自演算プロセッサ７ａまたは
７ｂが受は付は可能であることを示す信号２２＆、２２
ｂとのアンドをとり、要求を受けつけるアンド回路、２
５ａ。
２５ｂは自演算プロセッサ７＆または７ｂが要求を受け
つける場合は制御プロセッサ２からの要求 １′□”
信号を下位の演算プロセッサに渡さないようにするアン
ド回路である。２６＆〜２６ｄは自演算プロセッサ７＆
−２友は７ｂの演算機能の種別を設定する設定器であり
、この実施例では説明のためスイッチで示しておく。ま
た四則演算の場合は図における下側の設定器２６ａまた
は２６ｂをオフとし、上側の設定器２６Ｃまたは２６ｄ
をオンに設定し、そして三角関数等の関数演算の場合は
設定器２６Ｍまたは２６ｂをオン、とし、設定器２６Ｃ
ま念は２６ｄをオフに設定する。
つける場合は制御プロセッサ２からの要求 １′□”
信号を下位の演算プロセッサに渡さないようにするアン
ド回路である。２６＆〜２６ｄは自演算プロセッサ７＆
−２友は７ｂの演算機能の種別を設定する設定器であり
、この実施例では説明のためスイッチで示しておく。ま
た四則演算の場合は図における下側の設定器２６ａまた
は２６ｂをオフとし、上側の設定器２６Ｃまたは２６ｄ
をオンに設定し、そして三角関数等の関数演算の場合は
設定器２６Ｍまたは２６ｂをオン、とし、設定器２６Ｃ
ま念は２６ｄをオフに設定する。
上記のように構成されたマルチプロセッサシステムにお
いて、例えば制御プロセッサ２から三角関数の演算につ
いての制御指令があったとすると制御線２０からＨ（ハ
イレベル）の信号が各演算プロセッサ７ａ、７ｂに入力
される。この実施例では演算プロセッサ７ａが処理実行
の優先順位で最優先の状態におかれているが、この演算
プロセッサは四則演算機能を主体としており、またその
機能であることを示す設定器２６ａ、２６０が四則演算
を行なうよう設定しであるため、たとえこの演算プロセ
ッサ７＆が空き状態であってもアンド回路２１＆ 、２
１Ｃで前記制御指令は受は付けない。これは第３図の回
路図で、制御線２０からＨ（ハイレベル）を演算プロセ
ッサ７ａの優先判別回路Ｚａが受けたときアンド回路２
１０はインバータ２８ａからＬ（ローレベル）を受ける
ことによってその出力が無意、すなわちＬ（ローレベル
）となり、かつアンド回路２１−は設定器２６＆からＬ
（ローレベル）を受けているため、たとえ制御＃！２０
からＨ（ハイレベル）を受けてもアンド回路２１−の出
力は無意、すなわちＬ（ローレベル）となってオア回路
２７ａの出力にＬ（ローレベル）が発生することにより
、アンド回路２３−の出力がＬ（ローレベル）となるこ
とにより演算プロセッサ７ａは前記四則演算に関する制
御指令を受けつけないことによる。
いて、例えば制御プロセッサ２から三角関数の演算につ
いての制御指令があったとすると制御線２０からＨ（ハ
イレベル）の信号が各演算プロセッサ７ａ、７ｂに入力
される。この実施例では演算プロセッサ７ａが処理実行
の優先順位で最優先の状態におかれているが、この演算
プロセッサは四則演算機能を主体としており、またその
機能であることを示す設定器２６ａ、２６０が四則演算
を行なうよう設定しであるため、たとえこの演算プロセ
ッサ７＆が空き状態であってもアンド回路２１＆ 、２
１Ｃで前記制御指令は受は付けない。これは第３図の回
路図で、制御線２０からＨ（ハイレベル）を演算プロセ
ッサ７ａの優先判別回路Ｚａが受けたときアンド回路２
１０はインバータ２８ａからＬ（ローレベル）を受ける
ことによってその出力が無意、すなわちＬ（ローレベル
）となり、かつアンド回路２１−は設定器２６＆からＬ
（ローレベル）を受けているため、たとえ制御＃！２０
からＨ（ハイレベル）を受けてもアンド回路２１−の出
力は無意、すなわちＬ（ローレベル）となってオア回路
２７ａの出力にＬ（ローレベル）が発生することにより
、アンド回路２３−の出力がＬ（ローレベル）となるこ
とにより演算プロセッサ７ａは前記四則演算に関する制
御指令を受けつけないことによる。
従って、制御プロセッサ２から信号線２４＆を介する要
求信号は演算プロセッサ７ａを素通りして信号線２４ｂ
を介し演算プロセッサ７ｂに入力される。この演算プロ
セッサ７ｂは三角関数演算の機能を持っており、そのこ
とを示す設定器２６ｂがオン状態であるため、アンド回
路２１ｂＨ制御部１２からの空き状態であることを条件
に、制御１ｓ２０からのＨ（）・イレベル）を受けたと
きに出力が有為となり、更にオア回路２７ｂが有為すな
わちＨ（ハイレベル）となって前記要求信号と共にアン
ド回路２３ｂがその出力を有為とし制御部１２に処理実
行を要求する。
求信号は演算プロセッサ７ａを素通りして信号線２４ｂ
を介し演算プロセッサ７ｂに入力される。この演算プロ
セッサ７ｂは三角関数演算の機能を持っており、そのこ
とを示す設定器２６ｂがオン状態であるため、アンド回
路２１ｂＨ制御部１２からの空き状態であることを条件
に、制御１ｓ２０からのＨ（）・イレベル）を受けたと
きに出力が有為となり、更にオア回路２７ｂが有為すな
わちＨ（ハイレベル）となって前記要求信号と共にアン
ド回路２３ｂがその出力を有為とし制御部１２に処理実
行を要求する。
この場合、演算プロセッサ７ｂが空き状態でない場合は
次段の例えば演算プロセッサ７Ｇに判別動作が渡される
。
次段の例えば演算プロセッサ７Ｇに判別動作が渡される
。
なお、上記実施例でμ設定器２６＆〜２６ｄを優先判別
部１１＆、Ｉｌｂの夫々外部に設けたが。
部１１＆、Ｉｌｂの夫々外部に設けたが。
夫々の演算プロセッサ７ａ、７ｂ内部であればどの位置
に配置しても構わない。
に配置しても構わない。
また、上記実施例では、演算機能として四則演算、三角
関数演算の２通りに別けたが、さらに細分してもよいし
、また別の機能区分でｂっても良い。更に、演算プロセ
ッサ７ａ〜７Ｃの機能別けｊ は、便宜上スイッチ
により可変な設定器２１１１〜２６ｄで示したが、固定
的に行なうようにしても良い。また、優先順位の判別を
いわゆるティジ−チェイン方式で示したが、ポーリング
またはその他の方式であっても構わず、上記実施例と同
様の効果を奏する。
関数演算の２通りに別けたが、さらに細分してもよいし
、また別の機能区分でｂっても良い。更に、演算プロセ
ッサ７ａ〜７Ｃの機能別けｊ は、便宜上スイッチ
により可変な設定器２１１１〜２６ｄで示したが、固定
的に行なうようにしても良い。また、優先順位の判別を
いわゆるティジ−チェイン方式で示したが、ポーリング
またはその他の方式であっても構わず、上記実施例と同
様の効果を奏する。
〔発明の効果〕
この発明は以上説明したとおり、複数のスレーブ演算処
理種別夫々に演算種別を設定する設定器と、演算種別に
関する制御指令を受けたときに空き状態で、かつ種別に
適切なスレーブ演算処理装置を判別する優先判別部とを
備えて構成したので、マルチプロセッサシステム内に演
算処理種別の異なるスレーブ演算処理装置を収納できる
と共にシステムの性能を向上することができ、またシス
テムの処理機能に応じてスレーブ演算処理装置の演算種
別毎の収納数を変えることによって演算種別（７） 利
用９１４度に応じた非常に効率のよいシステムにするこ
とができるという効果がらる。
理種別夫々に演算種別を設定する設定器と、演算種別に
関する制御指令を受けたときに空き状態で、かつ種別に
適切なスレーブ演算処理装置を判別する優先判別部とを
備えて構成したので、マルチプロセッサシステム内に演
算処理種別の異なるスレーブ演算処理装置を収納できる
と共にシステムの性能を向上することができ、またシス
テムの処理機能に応じてスレーブ演算処理装置の演算種
別毎の収納数を変えることによって演算種別（７） 利
用９１４度に応じた非常に効率のよいシステムにするこ
とができるという効果がらる。
ハ
第１図はこの発明の一実施例を示す構成図、第２図は第
１図の演算プロセッサ７ａの内部構成の一例を示すブロ
ック図、第３図は第１図の要部を示す回路図、第４図は
従来のマルチプロセッサシステムを示す構成図である。 図において、１はメインバス（パス）、２は制御プロセ
ッサ（マスタ演算処理装置）、７３〜７ｃは演算プロセ
ラ？（スレーブ演算処理装置）、１１゜＋ ＋ ａ 、
＋ １ｂｈ浚先判別部％ ２６ａ 〜２６ｄｒｉ設定器
である。 なお、各図中同一符号は、同一または相当部分を示す。 特許出願人 三菱電機株式会社 第 １ 図
１図の演算プロセッサ７ａの内部構成の一例を示すブロ
ック図、第３図は第１図の要部を示す回路図、第４図は
従来のマルチプロセッサシステムを示す構成図である。 図において、１はメインバス（パス）、２は制御プロセ
ッサ（マスタ演算処理装置）、７３〜７ｃは演算プロセ
ラ？（スレーブ演算処理装置）、１１゜＋ ＋ ａ 、
＋ １ｂｈ浚先判別部％ ２６ａ 〜２６ｄｒｉ設定器
である。 なお、各図中同一符号は、同一または相当部分を示す。 特許出願人 三菱電機株式会社 第 １ 図
Claims (1)
- （１）被処理データの生成および指令を行なうマスタ演
算処理装置と、このマスタ演算処理装置からバスを介し
前記指令により駆動されかつ被処理データを処理する複
数のスレーブ演算処理装置とを備えたマルチプロセッサ
システムにおいて、前記複数のスレーブ演算処理装置内
に、基本演算を行なうプロセッサとして機能させるか、
あるいは関数演算を行なうプロセッサとして機能させる
かの設定を行なう設定器と、この設定器からの設定内容
と前記スレーブ演算処理装置の使用中如何に関する状態
の監視結果と前記マスタ演算処理装置からの制御指令と
を受け、さらに処理実行の優先順位を決定するために配
列接続された優先判別部とを夫々備えたことを特徴とす
るマルチプロセッサシステム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59226826A JPS61107460A (ja) | 1984-10-30 | 1984-10-30 | マルチプロセツサシステム |
| DE3538214A DE3538214C2 (de) | 1984-10-30 | 1985-10-26 | Multiprozessorsystem |
| US06/792,592 US4774625A (en) | 1984-10-30 | 1985-10-29 | Multiprocessor system with daisy-chained processor selection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59226826A JPS61107460A (ja) | 1984-10-30 | 1984-10-30 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61107460A true JPS61107460A (ja) | 1986-05-26 |
Family
ID=16851189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59226826A Pending JPS61107460A (ja) | 1984-10-30 | 1984-10-30 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0385664A (ja) * | 1989-08-30 | 1991-04-10 | Nec Corp | アプリケーション処理装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS512363A (ja) * | 1974-03-26 | 1976-01-09 | Hitachi Ltd | |
| JPS5327339A (en) * | 1976-08-26 | 1978-03-14 | Toshiba Corp | Information processing method |
| JPS57212564A (en) * | 1981-06-24 | 1982-12-27 | Hitachi Ltd | Distributed multiprocessor scheduling system |
| JPS59176846A (ja) * | 1983-03-28 | 1984-10-06 | Agency Of Ind Science & Technol | 並列デ−タ処理装置 |
-
1984
- 1984-10-30 JP JP59226826A patent/JPS61107460A/ja active Pending
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