JPS61108162A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS61108162A JPS61108162A JP59231607A JP23160784A JPS61108162A JP S61108162 A JPS61108162 A JP S61108162A JP 59231607 A JP59231607 A JP 59231607A JP 23160784 A JP23160784 A JP 23160784A JP S61108162 A JPS61108162 A JP S61108162A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/617—Combinations of vertical BJTs and only diodes
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- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装１およびその製造方法に関わり、特
にバイポーラ型半導体集積回路装置（１ス下、ＢＩＰ−
ＩＣという）におけるトランジスタ、さらに詳しくはシ
ョットキバリアダイオード（以下、ＳＢＤという）でク
ランプされたトランジスタおよびその電極引出部の形成
方法の数段に関するものである。
にバイポーラ型半導体集積回路装置（１ス下、ＢＩＰ−
ＩＣという）におけるトランジスタ、さらに詳しくはシ
ョットキバリアダイオード（以下、ＳＢＤという）でク
ランプされたトランジスタおよびその電極引出部の形成
方法の数段に関するものである。
［従来の技術］
一般に、ＢＩＰ−ＩＣにおける］・ランジスタは、ｐＯ
接合分離、選択酸化技術を用いた酸化膜分離、または３
重拡散を用いる方法などによって電気的に独立した島内
に形成されるものであり、ここでは酸化膜分ｌｌ１１法
によってｎｐｎ トランジスタを形成６一 する方法について述べる。もちろん、これ以外の上記各
種分離法を用いる場合、さらにはｐｎｐ ｔ−ランジス
タについても適用できるものである。
接合分離、選択酸化技術を用いた酸化膜分離、または３
重拡散を用いる方法などによって電気的に独立した島内
に形成されるものであり、ここでは酸化膜分ｌｌ１１法
によってｎｐｎ トランジスタを形成６一 する方法について述べる。もちろん、これ以外の上記各
種分離法を用いる場合、さらにはｐｎｐ ｔ−ランジス
タについても適用できるものである。
一方、Ｂ Ｉ ｌ）・ＩＣにおける１ヘランジスタを用
いた高速１］シック回路においては、１ヘランジスタの
飽和を低減するために、第１図に示すようにコレクタＣ
・ベース８間に５ＢＤ２をクランプしたトランジスタ１
が用いられ、一般に５−ＴＴＬ（Ｓ ＣｈＯｔｌｉｋｙ
丁１’ａｎｓｆｓｊｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌ
０（ｌｉｃ）Ｔ）１．Ｓ−’Ｉ−王Ｌ （１−１）Ｉｌ
ｌ ｐｏ＋＊ｅｒ ５ＴＴＬ）のロジックＩＣどし
て広く使用されている。
いた高速１］シック回路においては、１ヘランジスタの
飽和を低減するために、第１図に示すようにコレクタＣ
・ベース８間に５ＢＤ２をクランプしたトランジスタ１
が用いられ、一般に５−ＴＴＬ（Ｓ ＣｈＯｔｌｉｋｙ
丁１’ａｎｓｆｓｊｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌ
０（ｌｉｃ）Ｔ）１．Ｓ−’Ｉ−王Ｌ （１−１）Ｉｌ
ｌ ｐｏ＋＊ｅｒ ５ＴＴＬ）のロジックＩＣどし
て広く使用されている。
このように５ＢＤ２でクランプされたトランジスタ１に
おいては、従来第６Ａ図〜第６Ｆ図に示Ｊｔｉ法で製造
されていたものであり、以下この図に基づいて従来の方
法を説明する。まず、第６Ａ図に示すように、低不純物
濃度のｐ型（ｐ−型）シリコン基板１０にコ１ノクタ埋
込層どなる高不純物ｍ度のｎ型（ｎ＋型）層２０を選択
的に形成しＩ、：後、それらの上にｎ−型エピタキシャ
ル層３０を成長さ（Ｉる。次に、第６Ｂ図に示すように
下敷酸化膜１０１および窒化膜２０１を０−型エピタキ
シャル層３０上に形成し、窒化膜２０１をバターニング
して、この窒化膜２０１をマスクとして選択酸化を施し
て厚い分離酸化膜１０２を形成する。このとき、分１１
Ｍ酸化膜１０２の下にはチャネル力・ソト用のｐ型層１
４０が同時に形成される。
おいては、従来第６Ａ図〜第６Ｆ図に示Ｊｔｉ法で製造
されていたものであり、以下この図に基づいて従来の方
法を説明する。まず、第６Ａ図に示すように、低不純物
濃度のｐ型（ｐ−型）シリコン基板１０にコ１ノクタ埋
込層どなる高不純物ｍ度のｎ型（ｎ＋型）層２０を選択
的に形成しＩ、：後、それらの上にｎ−型エピタキシャ
ル層３０を成長さ（Ｉる。次に、第６Ｂ図に示すように
下敷酸化膜１０１および窒化膜２０１を０−型エピタキ
シャル層３０上に形成し、窒化膜２０１をバターニング
して、この窒化膜２０１をマスクとして選択酸化を施し
て厚い分離酸化膜１０２を形成する。このとき、分１１
Ｍ酸化膜１０２の下にはチャネル力・ソト用のｐ型層１
４０が同時に形成される。
次に、第２Ｃ図に示すように、上述の選択酸化用のマス
クとして用いた窒化［Ｉ２０１を下敷酸化１１１１０１
とともに除去して、改めてイオン注入保護用の酸化膜１
０３をｎ−型エビタキシャルＷ３０上に形成し、フォト
レジスト１１１！（この段階での７オトレジスト膜は図
示せず）をマスクとして外部ベース層およびＳＢＤのガ
ードリング層となるｐ＋型［２５０，５１を形成する。
クとして用いた窒化［Ｉ２０１を下敷酸化１１１１０１
とともに除去して、改めてイオン注入保護用の酸化膜１
０３をｎ−型エビタキシャルＷ３０上に形成し、フォト
レジスト１１１！（この段階での７オトレジスト膜は図
示せず）をマスクとして外部ベース層およびＳＢＤのガ
ードリング層となるｐ＋型［２５０，５１を形成する。
さらに、上述のフォトレジスト膜を除去し、改めてフォ
トレジスト膜３０１を形成し、これをマスクとして活性
ベース層となるｐ型層６０をイオン注入法によって形成
する。
トレジスト膜３０１を形成し、これをマスクとして活性
ベース層となるｐ型層６０をイオン注入法によって形成
する。
続いて、第６Ｄ図に示すようにフォトレジスト膜３０１
を除去し、一般にホスシリケートガラス（Ｐ Ｓ Ｇ
）からなるパッシベーション膜４０１を被着させ、ベー
スイオン注入層５０．６０の７ニールどＰＳＧ暎４０１
の焼き締めとを兼ねた熱処理を行なっで、中間段階の外
部ベース１１５０および活性ベース層６０とした後、Ｐ
ＳＧｐＡ４０１に所要の開孔７０および７１を形成して
、イオン注入法にＪ：つてエミツタ層となるべき１１＋
型層８０おにびコレクタ電極取出層となるべきｎ＋型層
８１を形成する。その侵、第６Ｅ図に示すように各イオ
ン注入層をアニールし、外部ベース１ｉ１５０および活
性ベース層６０を完成させるとともにエミッタ闇８０お
よび］レクタ電極取出！１１８１を形成【ノた後に、Ｐ
Ｓ Ｇ膜４０１にベース電極取出用の開孔およびＳＢ
Ｄ用の１１℃孔となる開花部７２を形成し、各開花部７
０．７１および７２に電極の突ＩＭ ｔＪ防止をかねた
金属シリサイド［白金シリサイド（Ｐｔ −８ｉ ）
、パラジウムシリサイド（Ｐｄ−８ｔ ＞など］膜５０
１を形成する。このとき、開孔部７２においてｎ−型エ
ピタキシャル１１１３０とその上の金属シリサイド膜５
０１とでＳＢＤが形成される。その後、金属シリサイド
ｌ１１５０１ Ｊ：にアルミニウム（ＡＮ）のような低
抵抗金属によってベース電極配線９１．エミッタ電極配
置ｉ＋９２およびコレクタ電極配線９３を形成する。
を除去し、一般にホスシリケートガラス（Ｐ Ｓ Ｇ
）からなるパッシベーション膜４０１を被着させ、ベー
スイオン注入層５０．６０の７ニールどＰＳＧ暎４０１
の焼き締めとを兼ねた熱処理を行なっで、中間段階の外
部ベース１１５０および活性ベース層６０とした後、Ｐ
ＳＧｐＡ４０１に所要の開孔７０および７１を形成して
、イオン注入法にＪ：つてエミツタ層となるべき１１＋
型層８０おにびコレクタ電極取出層となるべきｎ＋型層
８１を形成する。その侵、第６Ｅ図に示すように各イオ
ン注入層をアニールし、外部ベース１ｉ１５０および活
性ベース層６０を完成させるとともにエミッタ闇８０お
よび］レクタ電極取出！１１８１を形成【ノた後に、Ｐ
Ｓ Ｇ膜４０１にベース電極取出用の開孔およびＳＢ
Ｄ用の１１℃孔となる開花部７２を形成し、各開花部７
０．７１および７２に電極の突ＩＭ ｔＪ防止をかねた
金属シリサイド［白金シリサイド（Ｐｔ −８ｉ ）
、パラジウムシリサイド（Ｐｄ−８ｔ ＞など］膜５０
１を形成する。このとき、開孔部７２においてｎ−型エ
ピタキシャル１１１３０とその上の金属シリサイド膜５
０１とでＳＢＤが形成される。その後、金属シリサイド
ｌ１１５０１ Ｊ：にアルミニウム（ＡＮ）のような低
抵抗金属によってベース電極配線９１．エミッタ電極配
置ｉ＋９２およびコレクタ電極配線９３を形成する。
また抵抗形成領ｔｉ１１および配線形成領域においては
同様な工程を改めて行なう。
同様な工程を改めて行なう。
従来のＳＢＤでクランプされた半導体素子を含む半導体
装置は上述のような工程を経て形成されていた。
装置は上述のような工程を経て形成されていた。
［発明が解決しようとする問題点］
第７図はこの従来方法で製造されたトランジスタの平面
パターン図である。トランジスタの周波数特性はベース
・コレクタ容Ｉおよびベース抵抗などに依存し、周波数
特性の向上にはとれらな小さくする必要がある。しかし
、−１−述の構造ではベース抵抗を低下するためにｐ＋
型外部ベース層５０＠設けたのであるが、これはベース
・コレクタ容量の増大を招くという欠点がある。また、
ベース抵抗はエミッタ１１８０とベース電極開孔７２と
の距１１１１Ｄ＋ （第７図に図示）にも依存し、従
来の半導体装置においてはベース電極配線９１とエミッ
タ電極配線９２との間隔と各電極配線９１，９２の各開
孔７２．７０からのはみ出し分との合計距離となってお
り、フォトエツチングの精度を向上して電極配線間隔を
小さくしてもこのはみ出し分はどうしても残り、距離り
、を小さくするには限度があった。
パターン図である。トランジスタの周波数特性はベース
・コレクタ容Ｉおよびベース抵抗などに依存し、周波数
特性の向上にはとれらな小さくする必要がある。しかし
、−１−述の構造ではベース抵抗を低下するためにｐ＋
型外部ベース層５０＠設けたのであるが、これはベース
・コレクタ容量の増大を招くという欠点がある。また、
ベース抵抗はエミッタ１１８０とベース電極開孔７２と
の距１１１１Ｄ＋ （第７図に図示）にも依存し、従
来の半導体装置においてはベース電極配線９１とエミッ
タ電極配線９２との間隔と各電極配線９１，９２の各開
孔７２．７０からのはみ出し分との合計距離となってお
り、フォトエツチングの精度を向上して電極配線間隔を
小さくしてもこのはみ出し分はどうしても残り、距離り
、を小さくするには限度があった。
さらに、素子部の製造工程のほかにも、実デバイスどし
て抵抗や配線の工程を追加せねばならず、工程的にも複
雑であった。
て抵抗や配線の工程を追加せねばならず、工程的にも複
雑であった。
この発明の目的は、上述の欠点を除去し、周波数特性の
自好なＳＢＤでクランプされた半導体装置おにび製造工
程を簡略化した半導体装置の製造方法を促供づ′ること
である。
自好なＳＢＤでクランプされた半導体装置おにび製造工
程を簡略化した半導体装置の製造方法を促供づ′ること
である。
［問題向を解決するための手段］
この発明に関わるＳＢＤでクランプされた半導体素子を
含む半導体装置においては、ショットキバリアダイオー
ドのガードリング層の一部に接続されるとどもに分離領
域に延在したシリコン膜を形成し、ショットキバリアダ
イ゛オードを形成する金属シリサイド膜をベース領域の
一部、ガードリング層およびシリコン謹上に形成し、ベ
ース電極をシリコン膜上の金属シリサイド膜上に形成す
る。
含む半導体装置においては、ショットキバリアダイオー
ドのガードリング層の一部に接続されるとどもに分離領
域に延在したシリコン膜を形成し、ショットキバリアダ
イ゛オードを形成する金属シリサイド膜をベース領域の
一部、ガードリング層およびシリコン謹上に形成し、ベ
ース電極をシリコン膜上の金属シリサイド膜上に形成す
る。
この発明の他の発明である半導体装置の製造工程におい
ては、トランジスタ実装用の電極形成に必要となるコン
タクト部の金属シリサイド形成工程において、抵抗およ
び配線を上記金属シリサイド膜形成時に同時に形成し、
抵抗および配線用電極を素子部の製造と並行して形成す
る。
ては、トランジスタ実装用の電極形成に必要となるコン
タクト部の金属シリサイド形成工程において、抵抗およ
び配線を上記金属シリサイド膜形成時に同時に形成し、
抵抗および配線用電極を素子部の製造と並行して形成す
る。
［作用］
シリコン膜と金属シリサイド膜との重積層を介してベー
ス領域にベース電極を接続しているので、高不純物濃度
の外部ベース層が不要となり、ベース抵抗およびベース
コレクタ容量を低減することができる。さらに、ベース
電極取出領域と■ミッタ領域との距離が小さくなるので
各電極配線の各開孔からのはみ出し分を考慮する必要が
ない。
ス領域にベース電極を接続しているので、高不純物濃度
の外部ベース層が不要となり、ベース抵抗およびベース
コレクタ容量を低減することができる。さらに、ベース
電極取出領域と■ミッタ領域との距離が小さくなるので
各電極配線の各開孔からのはみ出し分を考慮する必要が
ない。
また、抵抗および配線用Ｎ極を素子部の製造工程と並行
して形成するので半導体装置のｌｉｔ造工程が簡略化さ
れる。
して形成するので半導体装置のｌｉｔ造工程が簡略化さ
れる。
［発明の実施例］
第２図Ａ図〜第２Ｇ図、第３Ａ図〜第３Ｆ図および第４
Ａ図〜第４Ｆ図はこの発明の一実施例による製造方法の
主要工程段階における状態を示す断面図で、第２図は素
子部の製造工程を、第３図は抵抗領域の製造工程を、第
４図は配線領域の製造工程をそれぞれ示す。まず、第６
Ｂ図に示す状態までは従来と同様に、ｐ−型シリコン基
板１０にｎ＋型コレクタ埋込１１２０．０＋型工ピタキ
シヤル層３０．チャネルカット用ｐ型層４０および分離
用酸化ｍｌ！１１０２を形成した後、第６Ｂ図にお番ノ
る窒化ＩＭ（２０１）および下敷酸化膜１０１を除去し
、第２図（ａ）に示すように、改めてイオンロー人保護
用の酸化ｖＡ１０３を形成し、図示しないフォトレジス
トマスクを介して活性ベース領域どなるｐ型層６０どＳ
ＢＤのガードリング層６１どをイへン注へ法によって形
成し、ベース電極開孔どなるべき領域近例の酸化膜１０
３を除去し、その除去部分を含めて全上面にポリシリコ
ン膜６０１を被着させる。このとき、抵抗形成領域およ
び配線形成領域の上面にもポリシリコン膜６０２゜６０
３が形成される。（第３Ａ図、第４Ａ図を参照）。
Ａ図〜第４Ｆ図はこの発明の一実施例による製造方法の
主要工程段階における状態を示す断面図で、第２図は素
子部の製造工程を、第３図は抵抗領域の製造工程を、第
４図は配線領域の製造工程をそれぞれ示す。まず、第６
Ｂ図に示す状態までは従来と同様に、ｐ−型シリコン基
板１０にｎ＋型コレクタ埋込１１２０．０＋型工ピタキ
シヤル層３０．チャネルカット用ｐ型層４０および分離
用酸化ｍｌ！１１０２を形成した後、第６Ｂ図にお番ノ
る窒化ＩＭ（２０１）および下敷酸化膜１０１を除去し
、第２図（ａ）に示すように、改めてイオンロー人保護
用の酸化ｖＡ１０３を形成し、図示しないフォトレジス
トマスクを介して活性ベース領域どなるｐ型層６０どＳ
ＢＤのガードリング層６１どをイへン注へ法によって形
成し、ベース電極開孔どなるべき領域近例の酸化膜１０
３を除去し、その除去部分を含めて全上面にポリシリコ
ン膜６０１を被着させる。このとき、抵抗形成領域およ
び配線形成領域の上面にもポリシリコン膜６０２゜６０
３が形成される。（第３Ａ図、第４Ａ図を参照）。
次に、第２Ｂ図に示すように、このポリシリコンＩＩ
６０１の表面にｐ型不純物を全面に導入してから、シン
タリングを行なうことによってｐ型層６０を中間段階の
活性ベース領域６０とした後、ポリシリコン膜６０１を
選択エツチング除去する。
６０１の表面にｐ型不純物を全面に導入してから、シン
タリングを行なうことによってｐ型層６０を中間段階の
活性ベース領域６０とした後、ポリシリコン膜６０１を
選択エツチング除去する。
同時に、第３Ａ図ならびに第４Ａ図に示すように、抵抗
形成領域および配線形成領域においても選択エツチング
を行ない、ポリシリコン膜６０２．６０３を残す。次に
、改めて酸化を行なって、酸化膜１０３があった位置に
酸化ＩＩＩ １０５ 、残されたポリシリコン膜６０１
．６０２おにび６０３の−１−に酸化１１１０６を形成
し、さらに全上面にＰＥＧ膜４０１を形成する。
形成領域および配線形成領域においても選択エツチング
を行ない、ポリシリコン膜６０２．６０３を残す。次に
、改めて酸化を行なって、酸化膜１０３があった位置に
酸化ＩＩＩ １０５ 、残されたポリシリコン膜６０１
．６０２おにび６０３の−１−に酸化１１１０６を形成
し、さらに全上面にＰＥＧ膜４０１を形成する。
次に第２Ｃ図、第３Ｂ図および第４Ｂ図に示すように、
フォトレジストマスク３０２を用いて選択エツチングに
よって、第３Ｂ図に示す抵抗形成領域となるポリシリコ
ン膜６０２を除くポリシリコン膜６０１．６０３の上、
エミツタ層およびコレクタ電極取出層となるべき領域、
ならびに分離酸化膜１０２の上の酸化膜１０５．１０６
およびＰＳＧ膜４０１を除去する。次に、第２Ｄ図、第
３Ｃ図および第４Ｃ図に示すように、新しいフォ１ヘレ
ジストＩｌ＄３０３でベース電極部とＳＢＤの形成され
る領域と第３図、第４図で示される全領域を覆った後、
ｎ型不純物を高濃度にイオン注入してエミッタ領域とな
るべきｎ＋型層８０およびコレクタ電極取出層となるべ
きｎ＋型層８１を形成する。
フォトレジストマスク３０２を用いて選択エツチングに
よって、第３Ｂ図に示す抵抗形成領域となるポリシリコ
ン膜６０２を除くポリシリコン膜６０１．６０３の上、
エミツタ層およびコレクタ電極取出層となるべき領域、
ならびに分離酸化膜１０２の上の酸化膜１０５．１０６
およびＰＳＧ膜４０１を除去する。次に、第２Ｄ図、第
３Ｃ図および第４Ｃ図に示すように、新しいフォ１ヘレ
ジストＩｌ＄３０３でベース電極部とＳＢＤの形成され
る領域と第３図、第４図で示される全領域を覆った後、
ｎ型不純物を高濃度にイオン注入してエミッタ領域とな
るべきｎ＋型層８０およびコレクタ電極取出層となるべ
きｎ＋型層８１を形成する。
次に、第２Ｅ図、第３Ｄ図および第４Ｄ図に示１ように
、フォトレジストマスク３０２．３０３を除去した後、
Ｐｉ、Ｐｄ、Ｔｉ、Ｗ、Ｍｏなどのシリコンどの間に金
属シリサイドを形成する金属層５００を全上面に蒸着ま
たはスパッタリングによって形成した後、シンタリング
を行なって金属シリサイド膜５０１をシリコン基体の露
出面およびポリシリコン膜６０１．６０２および６０３
表面の上に形成するとともに、活性ベース領域６０、Ｓ
ＢＤ領域、エミッタ領域８０おＪ：びコレクタ領ｔ＊８
１を形成する。
、フォトレジストマスク３０２．３０３を除去した後、
Ｐｉ、Ｐｄ、Ｔｉ、Ｗ、Ｍｏなどのシリコンどの間に金
属シリサイドを形成する金属層５００を全上面に蒸着ま
たはスパッタリングによって形成した後、シンタリング
を行なって金属シリサイド膜５０１をシリコン基体の露
出面およびポリシリコン膜６０１．６０２および６０３
表面の上に形成するとともに、活性ベース領域６０、Ｓ
ＢＤ領域、エミッタ領域８０おＪ：びコレクタ領ｔ＊８
１を形成する。
次に、第２Ｆ図、第３Ｅ図および第４Ｅ図に示すように
、金属シリサイド膜５０１を残して金属Ｈ３Ｏ０をエツ
チング除去した後、窒化膜２０２を被着させ、さらにそ
の−トに各１ｆｌｉ！のためのコンタクト孔形成用のフ
オｌ−１ノジストマスク３０，１を形成する。
、金属シリサイド膜５０１を残して金属Ｈ３Ｏ０をエツ
チング除去した後、窒化膜２０２を被着させ、さらにそ
の−トに各１ｆｌｉ！のためのコンタクト孔形成用のフ
オｌ−１ノジストマスク３０，１を形成する。
そして、第２Ｇ図、第３Ｆ図および第４１：図に示すよ
うに、窒化膜２０２に選択Ｔツチングを施してベース電
極用コンタクト孔７２．Ｔミッタ電極用コンタクト孔７
０およびコレクタ電極用コンタクト孔７１．抵抗パター
ンのコンタクト孔７２および配線パターンコンタクト孔
７３を形成した後、たとえばＡＵなどの低抵抗金属によ
２てベース電極配線９１．エミッタ電極部！９２および
コレクタ電極配置１１９３．他の電極Ｉｉ！線９４をそ
れぞれ形成する。
うに、窒化膜２０２に選択Ｔツチングを施してベース電
極用コンタクト孔７２．Ｔミッタ電極用コンタクト孔７
０およびコレクタ電極用コンタクト孔７１．抵抗パター
ンのコンタクト孔７２および配線パターンコンタクト孔
７３を形成した後、たとえばＡＵなどの低抵抗金属によ
２てベース電極配線９１．エミッタ電極部！９２および
コレクタ電極配置１１９３．他の電極Ｉｉ！線９４をそ
れぞれ形成する。
第５図はこのようにして製造されたＳＢ［）でクランプ
されたトランジスタの平面パターン図で、図に示すよう
に、エミッタ領域８０と、ベース電極９１につながって
いるポリシリコン膜６０１および金属シリサイド膜５０
１との距離Ｄ２はマスク寸法によって本質的に決まり、
従来の場合のように電極配線のはみ出し分が含まれない
ので、従来の第７図で示した距離り、に比べて小さくで
きる。ベース抵抗はその分だけ小さくなるのみでなく、
従来のｐ＋型外部ベース層５２（数１０Ω／口〜１００
Ω／口）の代わりに低非抵抗の金属シリサイドｌｌ６０
１（数Ω口〜数１０Ω口）を用いたので、小さくなる。
されたトランジスタの平面パターン図で、図に示すよう
に、エミッタ領域８０と、ベース電極９１につながって
いるポリシリコン膜６０１および金属シリサイド膜５０
１との距離Ｄ２はマスク寸法によって本質的に決まり、
従来の場合のように電極配線のはみ出し分が含まれない
ので、従来の第７図で示した距離り、に比べて小さくで
きる。ベース抵抗はその分だけ小さくなるのみでなく、
従来のｐ＋型外部ベース層５２（数１０Ω／口〜１００
Ω／口）の代わりに低非抵抗の金属シリサイドｌｌ６０
１（数Ω口〜数１０Ω口）を用いたので、小さくなる。
さらに、ｐ十型外部ベース領域５２を用いず、ベース領
域６０自体若干小さくなっているので、ベース・コレク
タ容量も小さくなり、トランジスタの周波数特性は改良
される。
域６０自体若干小さくなっているので、ベース・コレク
タ容量も小さくなり、トランジスタの周波数特性は改良
される。
またＳＢＤとポリシリコン膜６０２．６０３による配線
や抵抗形成はこの発明の製造工程で追加工程な〈従来通
り形成される。
や抵抗形成はこの発明の製造工程で追加工程な〈従来通
り形成される。
なお、コレクタ・ベースおよびベース・エミッタ接合の
ウェハ表面での端部はＰＳＧ躾４０１で保護されており
、ざらに、コンタクト孔形成時の被膜として窒化ｍ２０
２を用いたのは、開孔としては酸化膜１０５．ＰＳＧ膜
４０１の開孔を用いるためで、したがって、窒化膜２０
２への開孔はＰＳＧＩＩ４０１の開孔より若干大きめに
する。
ウェハ表面での端部はＰＳＧ躾４０１で保護されており
、ざらに、コンタクト孔形成時の被膜として窒化ｍ２０
２を用いたのは、開孔としては酸化膜１０５．ＰＳＧ膜
４０１の開孔を用いるためで、したがって、窒化膜２０
２への開孔はＰＳＧＩＩ４０１の開孔より若干大きめに
する。
［発明の効果］
この発明は以上に述べたように、ショットキバリアダイ
オードを有する半導体装置において、ショットキバリア
ダイオードのガードリング層の一部に接続されるととも
に分離領域に延在したシリコン膜を形成し、ショットキ
バリアダイオードを形成する金属シリサイド躾を、ベー
ス領域の一部。
オードを有する半導体装置において、ショットキバリア
ダイオードのガードリング層の一部に接続されるととも
に分離領域に延在したシリコン膜を形成し、ショットキ
バリアダイオードを形成する金属シリサイド躾を、ベー
ス領域の一部。
ガードリング層、およびシリコン膜上に形成し、ベース
電極をシリコン膜上の金属シリサイド膜上に形成したの
で、ベース電極取出領域とエミッタ領域との距離を小さ
くしベース抵抗を小さくでき、高不純物濃度の外部ベー
ス層を設けないので、ベース・コレクタ間容量を小さく
でき、周波数特性の良好なＳＢＤクランプされた半導体
装置が得られる。
電極をシリコン膜上の金属シリサイド膜上に形成したの
で、ベース電極取出領域とエミッタ領域との距離を小さ
くしベース抵抗を小さくでき、高不純物濃度の外部ベー
ス層を設けないので、ベース・コレクタ間容量を小さく
でき、周波数特性の良好なＳＢＤクランプされた半導体
装置が得られる。
またさらに製造工程において抵抗形成および配線形酸を
同時に行なっているので追加の製造工程がなく製造工程
が簡略化される。
同時に行なっているので追加の製造工程がなく製造工程
が簡略化される。
第１図はＳＢＤをクランプしたｎｐｎ トランジスタの
回路図。第２Ａ図〜第２Ｇ図はこの発明の一実施例によ
る製造方法の主要工程段階における状態を示す断面図で
ある。第３Ａ図〜第３Ｆ図はポリシリコンによる抵抗形
成の主要工程段階にお番−」る状態を示す断面図である
。第４Ａ図〜第４Ｆ図はポリシリコンによる配線形成の
主要製造工程段階における状態を示す断面図である。第
５図はこの発明の一実施例により製造されたトランジス
タの平面パターン図である。第６Ａ図〜第６Ｅ図は従来
の半導体装置の製造方法の主要工程段階における状態を
示す断面図である。第７図は従来の半導体装置の平面パ
ターン図である。 図において、１はトランジスタ、２はショットキバリア
ダイオード、１０はｐ−型シリコン基板、３０はｎ−型
エピタキシャル層、６０はベース領域、６１はガードリ
ング層、８０はエミッタ領域、９１はベース電極、９２
１；ｌエミッタ電極、９３はコレクタ電極、９４は他の
電極配線、１０２は分１１１１酸化膜、５０１は金属シ
リサイド膜、６０１゜６０２．６０３はシリコン膜であ
る。 なお、各図中、同一符号は同一または相当部を示す。
回路図。第２Ａ図〜第２Ｇ図はこの発明の一実施例によ
る製造方法の主要工程段階における状態を示す断面図で
ある。第３Ａ図〜第３Ｆ図はポリシリコンによる抵抗形
成の主要工程段階にお番−」る状態を示す断面図である
。第４Ａ図〜第４Ｆ図はポリシリコンによる配線形成の
主要製造工程段階における状態を示す断面図である。第
５図はこの発明の一実施例により製造されたトランジス
タの平面パターン図である。第６Ａ図〜第６Ｅ図は従来
の半導体装置の製造方法の主要工程段階における状態を
示す断面図である。第７図は従来の半導体装置の平面パ
ターン図である。 図において、１はトランジスタ、２はショットキバリア
ダイオード、１０はｐ−型シリコン基板、３０はｎ−型
エピタキシャル層、６０はベース領域、６１はガードリ
ング層、８０はエミッタ領域、９１はベース電極、９２
１；ｌエミッタ電極、９３はコレクタ電極、９４は他の
電極配線、１０２は分１１１１酸化膜、５０１は金属シ
リサイド膜、６０１゜６０２．６０３はシリコン膜であ
る。 なお、各図中、同一符号は同一または相当部を示す。
Claims (5)
- （１）ショットキバリアダイオードでクランプされた半
導体素子を含む半導体装置であつて、半導体基板の一主
面上に分離領域に囲まれて形成された第１伝導型のコレ
クタ領域と、 前記コレクタ領域内に形成され、表面が露出された第２
伝導型のベース領域と、 前記コレクタ領域内に主表面が露出して形成され、一側
面が前記分離領域と接するとともに、前記ショットキバ
リアダイオードの形成領域を囲うように前記ベース領域
に接続された第２伝導型のガードリング層と、 前記ベース領域内に表面が露出して形成された第１伝導
型のエミッタ領域と、 前記ガードリング層の少なくとも一部に接続されるとと
もに前記分離領域上まで延在された第１のシリコン膜と
、 配線および抵抗領域に前記第１のシリコン膜と同時に形
成される第２のシリコン膜と、 前記コレクタ領域に接続されたコレクタ電極と、前記エ
ミッタ領域に接続されたエミッタ電極と、前記ベース領
域の一部、前記ガードリング層の一部、前記第２のシリ
コン膜、および前記コレクタ領域に形成されるショット
キバリアダイオード形成領域上に各々形成され、前記シ
ョットキバリアダイオード形成領域とでショットキバリ
アダイオードを形成し、かつ、前記配線用耐２シリコン
膜上および前記抵抗用第２シリコン膜の少なくとも両端
に形成される金属シリサイド膜と、 前記第１のシリコン膜上に形成された金属シリサイド膜
上に形成されるベース電極と、 前記第２のシリコン膜上の前記金属シリサイド膜上に形
成される配線用および抵抗用電極とを備えた、半導体装
置。 - （２）前記シリコン膜は多結晶シリコン膜である、特許
請求の範囲第１項記載の半導体装置。 - （３）ショットキバリアダイオードでクランプされた半
導体素子を含む半導体装置の製造方法であって、 半導体基板の一主面上に分離領域に囲まれるコレクタ領
域を構成すべき第２伝導型層を形成する第１の工程と、 前記第１伝導型層のコレクタ領域の表面部の一部に、第
２伝導型のベース領域および前記分離領域に一側面が接
するとともにショットキバリアダイオード形成領域を囲
うように前記ベース領域に接続されるガードリング層を
形成する第２の工程と、 前記ガードリング層の少なくとも一部と接続されるとと
もに前記分離領域上まで延在された第１のシリコン膜と
抵抗形成領域および配線形成領域に第２のシリコン膜と
を形成する第３の工程と、前記ベース領域および前記ガ
ードリング層上を含む前記第１伝導型層の表面上ならび
に前記第１、第２のシリコン膜の上にシリコン酸化膜を
形成する第４の工程と、 前記シリコン酸化膜に選択エッチングを施して、前記コ
レクタ領域の電極取出部および前記ベース領域における
エミッタ領域形成部の上、前記ベース領域の一部、前記
コレクタ領域におけるショットキバリアダイオード形成
領域、および前記ガードリング層の上、ならびに前記第
１、第２のシリコン膜の上の前記シリコン酸化膜を除去
する第５の工程と、 前記ベース領域の一部、前記ショットキバリアダイオー
ド形成領域、および前記ガードリング層の上、ならびに
前記第１、第２シリコン膜との上をレジスト膜で覆った
後、前記コレクタ領域の電極取出部および前記エミッタ
領域形成部に第１伝導型の不純物を高濃度に注入し、前
記レジスト膜を除去後アニーリングを施してエミッタ領
域およびコレクタ電極取出層を形成する第６の工程と、
前記エミッタ領域の上、前記コレクタ電極取出層の上、
ならびに前記ベース領域の一部、前記ショットキバリア
ダイオード形成領域、前記ガードリング層および前記第
１、第２シリコン層の上に金属シリサイド膜を形成し、
前記ショットキバリアダイオード形成領域において、前
記金属シリサイド膜と前記第１伝導型層とでショットキ
バリアダイオードを形成する第７の工程と、 前記分離領域の上、前記分離領域で囲まれて前記各工程
を経た領域および前記抵抗形成領域ならびに前記配線形
成領域に窒化膜を形成し、それぞれ前記窒化膜に設けた
開孔を介して、前記第１のシリコン膜上位置にベース電
極、前記エミッタ領域上位置にエミッタ電極、前記コレ
クタ電極取出層上位置にコレクタ電極、前記第２シリコ
ン膜上に抵抗用および配線用電極を形成する第８の工程
とを備えた、半導体装置の製造方法。 - （４）前記第１および第２のシリコン膜は多結晶シリコ
ン膜であり、前記第３工程では多結晶シリコン膜を全上
面に形成し、第２伝導型の不純物を導入後、パターニン
グを施してベース領域上の一部からこれに接する分離領
域の上にわたって残すことを特徴とする、特許請求の範
囲第３項記載の半導体装置の製造方法。 - （５）前記第８の工程におけるエミッタ領域およびコレ
クタ電極取出層上に位置する窒化膜の開孔はそれぞれ当
該部位におけるシリコン酸化膜の開孔より大きくするこ
とを特徴とする、特許請求の範囲第３項または第４項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59231607A JPS61108162A (ja) | 1984-10-31 | 1984-10-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59231607A JPS61108162A (ja) | 1984-10-31 | 1984-10-31 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61108162A true JPS61108162A (ja) | 1986-05-26 |
| JPH0436576B2 JPH0436576B2 (ja) | 1992-06-16 |
Family
ID=16926160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59231607A Granted JPS61108162A (ja) | 1984-10-31 | 1984-10-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61108162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6393151A (ja) * | 1986-10-07 | 1988-04-23 | Toshiba Corp | 半導体装置 |
-
1984
- 1984-10-31 JP JP59231607A patent/JPS61108162A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6393151A (ja) * | 1986-10-07 | 1988-04-23 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0436576B2 (ja) | 1992-06-16 |
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