JPS611119A - 可変分周回路 - Google Patents
可変分周回路Info
- Publication number
- JPS611119A JPS611119A JP12614185A JP12614185A JPS611119A JP S611119 A JPS611119 A JP S611119A JP 12614185 A JP12614185 A JP 12614185A JP 12614185 A JP12614185 A JP 12614185A JP S611119 A JPS611119 A JP S611119A
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- JP
- Japan
- Prior art keywords
- output
- flop
- circuit
- input
- flip
- Prior art date
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- Granted
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は可変分周回路、特にクロックパルスをトリガ入
力とする■〕型フリップフロップ回路を複数個縦続接続
してなる同期式可変分周器構成に係る。
力とする■〕型フリップフロップ回路を複数個縦続接続
してなる同期式可変分周器構成に係る。
デジタル分周器は普通フリップフロップ回路を縦続接続
して構成されるが、特に高速動作紛させるためには、各
フリップフロップ回路はクロックを入力トリガとして同
期信号とする同期式〇フリップフロップ回路で構成され
る。この場合、複数の各Ｄフリップフロップ回路のクロ
ック端子には共通に同一の入力クロックが加えられるた
め、各フリップフロップの間に分周率を制御する回路が
必要となる。このような制御回路はトランジスタ・トラ
ンジスタ・ロジック（ＴＴＬ）、あるいは相補型ＭＯ８
論理回路（ＣｕＯ２）で構成され、その基本ゲート四路
はＮ Ａ ＮＤアゲートインバータである。
して構成されるが、特に高速動作紛させるためには、各
フリップフロップ回路はクロックを入力トリガとして同
期信号とする同期式〇フリップフロップ回路で構成され
る。この場合、複数の各Ｄフリップフロップ回路のクロ
ック端子には共通に同一の入力クロックが加えられるた
め、各フリップフロップの間に分周率を制御する回路が
必要となる。このような制御回路はトランジスタ・トラ
ンジスタ・ロジック（ＴＴＬ）、あるいは相補型ＭＯ８
論理回路（ＣｕＯ２）で構成され、その基本ゲート四路
はＮ Ａ ＮＤアゲートインバータである。
第１図は上記同期式可変分周回路を構成する１ビット分
の制御回路の従来の回路で°ある。すなわち、第１図の
基本回路を分周数に対応して複数個縦続接続して構成さ
れる。同図に示すように、Ｄフリップフロップ１０と前
段のフリッププロップ（図示せず）との間にはＮＡＮＤ
ゲー１−１．３゜４．５，７，８．９およびインバータ
２，６からなる制御論理回路が設けられる。すなわち、
上記論理回路のＮＡＮＤゲート９の出力がＤ端子に接続
され、クロンク信号ＣＬＫはクロック入力端子ＣＰに接
続され、フリップフロップの出力端子Ｑ。
の制御回路の従来の回路で°ある。すなわち、第１図の
基本回路を分周数に対応して複数個縦続接続して構成さ
れる。同図に示すように、Ｄフリップフロップ１０と前
段のフリッププロップ（図示せず）との間にはＮＡＮＤ
ゲー１−１．３゜４．５，７，８．９およびインバータ
２，６からなる制御論理回路が設けられる。すなわち、
上記論理回路のＮＡＮＤゲート９の出力がＤ端子に接続
され、クロンク信号ＣＬＫはクロック入力端子ＣＰに接
続され、フリップフロップの出力端子Ｑ。
Ｑはそれぞれ、論理回路のＮＡＮＤゲート３および４に
加えられる。ＮＡＮＤゲート１には前段のフリップフロ
ップ（図示せず）の出力が１個ないし複数個（図ではＣ
ＥＰＩおよびＣＥＰ２の２個の場合を示す）加えられる
。分周数を設定するための信号ｐ、 ｒ＋および分周数
を設定可能とする信号ＰＥは設定される分周数に対応し
て加えられる。
加えられる。ＮＡＮＤゲート１には前段のフリップフロ
ップ（図示せず）の出力が１個ないし複数個（図ではＣ
ＥＰＩおよびＣＥＰ２の２個の場合を示す）加えられる
。分周数を設定するための信号ｐ、 ｒ＋および分周数
を設定可能とする信号ＰＥは設定される分周数に対応し
て加えられる。
これらの入力信号によって、フリップフロップかに加え
られるとき）として動作したり、信号のシフトとして働
く。このような同期式可変分周回路の最高動作速度（周
波数）は、前記の前段のフリップフロップにクロックが
印加されて出力が確定するまでのフリップフロップ遅延
時間と、そのフリップフロップ出力信号が制御ゲート１
，２，３゜５．８および９を伝搬するグー１〜遅延時間
との和の逆数によって制御される。上記第１図の回路を
用いた可変分周回路の欠点は従属接続される制御ゲート
の数が６個と多いことである。
られるとき）として動作したり、信号のシフトとして働
く。このような同期式可変分周回路の最高動作速度（周
波数）は、前記の前段のフリップフロップにクロックが
印加されて出力が確定するまでのフリップフロップ遅延
時間と、そのフリップフロップ出力信号が制御ゲート１
，２，３゜５．８および９を伝搬するグー１〜遅延時間
との和の逆数によって制御される。上記第１図の回路を
用いた可変分周回路の欠点は従属接続される制御ゲート
の数が６個と多いことである。
したがって、本発明の目的は、」二足同期式可変分周回
路の制御論理回路の制御ゲート段数を減らして、動作周
波数を高めた可変分周回路を提供するものである。
路の制御論理回路の制御ゲート段数を減らして、動作周
波数を高めた可変分周回路を提供するものである。
本発明は上記目的を達成するため、分周回路の入力を制
御する論理回路の構成をカウンタの実行を制御する複数
個の信号（ＣＥＰＩ、Ｃ′Ｆ！：Ｐ２）を入力とするＮ
ＡＮＤ出力と、Ｄ型フリップフロップのＱ出力とを入力
とする第１ ＮＡＮＤと、上記ＮΔＮＤ出力と」二足Ｑ
出力とを入力とするＯＲ機能および、その○Ｊく出力と
上記第１ＮＡＮＤゲートの°出力と分周数を設定可能と
する信号（ＰＥ）とを入力とするＮＡＮＤ機能を複合し
た第１の０Ｒ−ＮＡＮＤゲートと、上記分周数を設定す
る信号Ｐｎと」二足ＰＥ信号とを入力とする○ＲＲ能お
よびそのＯＲ出力と上記第１の０Ｒ−ＮＡＮＤゲートの
出力とを入力とするＮＡＮＤ機能を複合した第２のＯＲ
−Ｎ Ａ、 Ｎ Ｄゲートど、」１記第２のＯＲ−Ｎ
Ａ Ｎ Ｄグー１〜の出力を上記フリップフロップのＤ
入力とする回路とで構成したものである。
御する論理回路の構成をカウンタの実行を制御する複数
個の信号（ＣＥＰＩ、Ｃ′Ｆ！：Ｐ２）を入力とするＮ
ＡＮＤ出力と、Ｄ型フリップフロップのＱ出力とを入力
とする第１ ＮＡＮＤと、上記ＮΔＮＤ出力と」二足Ｑ
出力とを入力とするＯＲ機能および、その○Ｊく出力と
上記第１ＮＡＮＤゲートの°出力と分周数を設定可能と
する信号（ＰＥ）とを入力とするＮＡＮＤ機能を複合し
た第１の０Ｒ−ＮＡＮＤゲートと、上記分周数を設定す
る信号Ｐｎと」二足ＰＥ信号とを入力とする○ＲＲ能お
よびそのＯＲ出力と上記第１の０Ｒ−ＮＡＮＤゲートの
出力とを入力とするＮＡＮＤ機能を複合した第２のＯＲ
−Ｎ Ａ、 Ｎ Ｄゲートど、」１記第２のＯＲ−Ｎ
Ａ Ｎ Ｄグー１〜の出力を上記フリップフロップのＤ
入力とする回路とで構成したものである。
したがって、分周数に応じて、上記制御論理回路を有す
るＤフリップフロップからなる１ビット分の回路を複数
個縦続接続する所定の同期式可変分周回路が実現される
。
るＤフリップフロップからなる１ビット分の回路を複数
個縦続接続する所定の同期式可変分周回路が実現される
。
本発明によれば、以下の実施例によって説明する如く、
分周回路の最高動作速度を決定する制御ゲートの段数が
少なくなり、回路構成が皿単となると共に高速動作の可
変分周回路が実現される。
分周回路の最高動作速度を決定する制御ゲートの段数が
少なくなり、回路構成が皿単となると共に高速動作の可
変分周回路が実現される。
以・下、本発明を実施例によって詳細に説明する。
第２図および第３図はいずれも本発明による可変分周器
の実施例の構成を示すもの、特に、同期式可変分周回路
の１ビット分の回路構成を示す。相補型ＭＯ３論理回路
では２つ以上の論理機能を有する複合ゲートを構成でき
ることは知ら汎でいる。
の実施例の構成を示すもの、特に、同期式可変分周回路
の１ビット分の回路構成を示す。相補型ＭＯ３論理回路
では２つ以上の論理機能を有する複合ゲートを構成でき
ることは知ら汎でいる。
本発明は複合ゲー１〜を複数個使用することにより、第
１図の制御ゲー１−と等価な機能を少ないグー１〜数で
実現している。第２図は２個のＯＲ−ＮΔＮＤ複合ゲー
ト１２および１３を使用した実施例であり、第３図は第
２図の論理相補型であり、“ ２個のＡＮＤ−ＮＯＲ複
合ゲート１６および１７を使用している。第２図および
第３図の実施例でも制御ゲート部における従属段数は４
段となり、第１図の従来技術より２段少なく、ゲート遅
延時間が短くなり、最高動作周波数が高くなる。
１図の制御ゲー１−と等価な機能を少ないグー１〜数で
実現している。第２図は２個のＯＲ−ＮΔＮＤ複合ゲー
ト１２および１３を使用した実施例であり、第３図は第
２図の論理相補型であり、“ ２個のＡＮＤ−ＮＯＲ複
合ゲート１６および１７を使用している。第２図および
第３図の実施例でも制御ゲート部における従属段数は４
段となり、第１図の従来技術より２段少なく、ゲート遅
延時間が短くなり、最高動作周波数が高くなる。
以」二説明したごとく本発明によれば、同期式可変分周
回路の制御ゲート部に調合ゲートを使用することによっ
て信号が伝搬するゲート段数を減らすことができ、動作
周波数の高い可変分周回路を実現できる。
回路の制御ゲート部に調合ゲートを使用することによっ
て信号が伝搬するゲート段数を減らすことができ、動作
周波数の高い可変分周回路を実現できる。
第１Ｐｌは従来の同期式可変分周回路の１ピノ１へ分の
回路構成図、第２図および第３図はいずれも本発明によ
る同期式可変分周回路の１ビット分の回路構成図である
。 符号の説明 ］、 、 ３ 、４ 、５ 、７ 、８ 、９ 、１１
・・ ＮＡ Ｎ Ｄゲート、２，６・・・・・インバー
タ、１０・−・Ｄ型フリップフロップ、１２．１３・・
・・０Ｒ−ＮＡＮＤ複合ゲート、１４．１５・・・・・
ＮＯＲゲート、１６．１７・・・・ＡＮＤ−ＮＯ３り複
合ゲートである。 ／゛、・、・ 代理人 弁理士 小 川 勝 男、。 第 １ 図 第 ２ 図
回路構成図、第２図および第３図はいずれも本発明によ
る同期式可変分周回路の１ビット分の回路構成図である
。 符号の説明 ］、 、 ３ 、４ 、５ 、７ 、８ 、９ 、１１
・・ ＮＡ Ｎ Ｄゲート、２，６・・・・・インバー
タ、１０・−・Ｄ型フリップフロップ、１２．１３・・
・・０Ｒ−ＮＡＮＤ複合ゲート、１４．１５・・・・・
ＮＯＲゲート、１６．１７・・・・ＡＮＤ−ＮＯ３り複
合ゲートである。 ／゛、・、・ 代理人 弁理士 小 川 勝 男、。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、クロックパルスをトリガ入力とするＤ型フリップフ
ロップと、上記フリップフロップの入力を制御する制御
論理回路からなる基本回路を複数個縦続接続して構成さ
れた同期式分周回路において、 上記制御論理回路が上記Ｄ型フリップフロップのＱ出力
と１個ないし複数の前段のフリップフロップ出力のＮＡ
ＮＤ出力とを入力とする第１のＮＡＮＤゲートと、上記
前段のフリップフロップ出力のＮＡＮＤ出力と上記Ｑ出
力とを入力としてＯＲ出力をうる第１ＯＲ機能および上
記ＯＲ出力と上記第１ＮＡＮＤゲートの出力と分周数を
設定可能とする信号とを入力とするＮＡＮＤ機能とを複
合した第１ＯＲ−ＮＡＮＤゲートと、上記分周数を設定
可能とする信号と分周数設定のための信号とを入力とす
る第２ＯＲ機能および上記第２ＯＲ機能の出力と上記第
１ＯＲ−ＮＡＮＤゲートの出力を入力とするＮＡＮＤ機
能を復合した第２ＯＲ−ＮＡＮＤゲートと、上記第２Ｏ
Ｒ−ＮＡＮＤゲートの出力を上記Ｄ型フリップフロップ
のＤ入力とする回路とで構成されたことを特徴とする可
変分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12614185A JPS611119A (ja) | 1985-06-12 | 1985-06-12 | 可変分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12614185A JPS611119A (ja) | 1985-06-12 | 1985-06-12 | 可変分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS611119A true JPS611119A (ja) | 1986-01-07 |
| JPS64855B2 JPS64855B2 (ja) | 1989-01-09 |
Family
ID=14927687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12614185A Granted JPS611119A (ja) | 1985-06-12 | 1985-06-12 | 可変分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS611119A (ja) |
-
1985
- 1985-06-12 JP JP12614185A patent/JPS611119A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS64855B2 (ja) | 1989-01-09 |
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