JPS6218093B2 - - Google Patents
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- Publication number
- JPS6218093B2 JPS6218093B2 JP12276180A JP12276180A JPS6218093B2 JP S6218093 B2 JPS6218093 B2 JP S6218093B2 JP 12276180 A JP12276180 A JP 12276180A JP 12276180 A JP12276180 A JP 12276180A JP S6218093 B2 JPS6218093 B2 JP S6218093B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- gate
- input
- nand
- nand gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はカウント実行開始の動作時間を小さく
する相補型MOS構成によるプログラマブルカウ
ンタに関するものである。
する相補型MOS構成によるプログラマブルカウ
ンタに関するものである。
周知のごとくプログラマブルカウンタはあらか
じめ任意のカウント数を設定することが可能であ
り、所望周期のタイミング信号発生器、その他と
して各分野で使用されている。第１図は従来の相
補型MOSで構成されたプログラマブルカウンタ
の１ビツト分の回路構成例（特願昭53−113825）
を示したもので、CPはクロツクパルス入力端
子、LOADはプログラムデータを設定可能とする
制御信号入力端子、Piはプログラムデータの１ビ
ツト入力端子、CEP及びCETはカウント実行を
制御する制御信号入力端子であり、１はインバー
タ（以降INVとする）、２，３はNANDゲート
（以降NANDとする）、４はINV、５はＰチヤネル
MOSトランジスタ（以降Ｐ―MOSTとする）６
とｎチヤネルMOSトランジスタ（以降ｎ―
MOSTとする）７とからなるトランスミツシヨ
ンゲート（以降TGとする）、同様に８はｎ―
MOST９とＰ―MOST１０とからなるTG、１
１，１２はNAND、１３はプログラマブルカウン
タ１ビツト目を構成するＤ型フリツプフロツプ
（以降Ｄ―Ｆ／Ｆとする）である。
じめ任意のカウント数を設定することが可能であ
り、所望周期のタイミング信号発生器、その他と
して各分野で使用されている。第１図は従来の相
補型MOSで構成されたプログラマブルカウンタ
の１ビツト分の回路構成例（特願昭53−113825）
を示したもので、CPはクロツクパルス入力端
子、LOADはプログラムデータを設定可能とする
制御信号入力端子、Piはプログラムデータの１ビ
ツト入力端子、CEP及びCETはカウント実行を
制御する制御信号入力端子であり、１はインバー
タ（以降INVとする）、２，３はNANDゲート
（以降NANDとする）、４はINV、５はＰチヤネル
MOSトランジスタ（以降Ｐ―MOSTとする）６
とｎチヤネルMOSトランジスタ（以降ｎ―
MOSTとする）７とからなるトランスミツシヨ
ンゲート（以降TGとする）、同様に８はｎ―
MOST９とＰ―MOST１０とからなるTG、１
１，１２はNAND、１３はプログラマブルカウン
タ１ビツト目を構成するＤ型フリツプフロツプ
（以降Ｄ―Ｆ／Ｆとする）である。
第１図の回路動作は、プログラムデータを設定
する時、LOAD端子をロウにすると、NAND１１
の入力は禁止され、出力はハイとなる。この時、
プログラムデータ入力端子Piがハイであると、
NAND２の出力はロウ、NAND１２の出力はハイ
となり、Ｄ―Ｆ／Ｆ１３のＤ入力はハイに設定さ
れ、又、プログラムデータ入力端子Piがロウであ
ると、NAND２の出力はハイ、NAND１２の出力
はロウで、Ｄ入力はロウに設定される。次に、
LOAD端子をハイにすると、NAND２の入力が禁
止され、出力はハイになる。この場合、CEPあ
るいはCET端子のどちらか少なくとも一方がロ
ウ状態であると、NAND３の出力がハイ、INV４
の出力がロウで、TG８がオン状態になり、クロ
ツク端子CPがハイとなつてもNAND１２の出力
（Ｄ入力）はＤ―Ｆ／Ｆ１３のＱ出力の状態をと
り、Ｄ―Ｆ／Ｆ１３は前の状態に保持される。
CEP及びCET端子が共にハイをとると、TG５が
オン状態となり、クロツク端子CPがハイになる
ごとにNAND１２の出力はＤ―Ｆ／Ｆ１３の出
力の状態をとつてＤ―Ｆ／Ｆ１３は反転し、カウ
ントが進行する。
する時、LOAD端子をロウにすると、NAND１１
の入力は禁止され、出力はハイとなる。この時、
プログラムデータ入力端子Piがハイであると、
NAND２の出力はロウ、NAND１２の出力はハイ
となり、Ｄ―Ｆ／Ｆ１３のＤ入力はハイに設定さ
れ、又、プログラムデータ入力端子Piがロウであ
ると、NAND２の出力はハイ、NAND１２の出力
はロウで、Ｄ入力はロウに設定される。次に、
LOAD端子をハイにすると、NAND２の入力が禁
止され、出力はハイになる。この場合、CEPあ
るいはCET端子のどちらか少なくとも一方がロ
ウ状態であると、NAND３の出力がハイ、INV４
の出力がロウで、TG８がオン状態になり、クロ
ツク端子CPがハイとなつてもNAND１２の出力
（Ｄ入力）はＤ―Ｆ／Ｆ１３のＱ出力の状態をと
り、Ｄ―Ｆ／Ｆ１３は前の状態に保持される。
CEP及びCET端子が共にハイをとると、TG５が
オン状態となり、クロツク端子CPがハイになる
ごとにNAND１２の出力はＤ―Ｆ／Ｆ１３の出
力の状態をとつてＤ―Ｆ／Ｆ１３は反転し、カウ
ントが進行する。
ところで、第１図の構成の場合、CEP及び
CET端子が共にハイとなり、Ｄ入力データがセ
ツトされ、カウント実行開始状態になるまでに要
する伝搬遅延時間は、NAND３、INV４、TG
５、NAND１１、NAND１２の各遅延の総和とな
る。従来回路はCEP及びCETからＤ入力のデー
タセツトまでに約５ゲート分（２入力NANDゲー
トを１ゲートとする）の遅延となり、カウント実
行開始までに時間がかかる欠点があつた。
CET端子が共にハイとなり、Ｄ入力データがセ
ツトされ、カウント実行開始状態になるまでに要
する伝搬遅延時間は、NAND３、INV４、TG
５、NAND１１、NAND１２の各遅延の総和とな
る。従来回路はCEP及びCETからＤ入力のデー
タセツトまでに約５ゲート分（２入力NANDゲー
トを１ゲートとする）の遅延となり、カウント実
行開始までに時間がかかる欠点があつた。
本発明は上述の欠点を解決するため、第１図の
NAND３、INV４、TG５及び８をＤ―Ｆ／Ｆの
直前に配備し、プログラマブルカウンタを構成す
るようにしたもので、以下実施例にもとづいて本
発明を詳細に説明する。
NAND３、INV４、TG５及び８をＤ―Ｆ／Ｆの
直前に配備し、プログラマブルカウンタを構成す
るようにしたもので、以下実施例にもとづいて本
発明を詳細に説明する。
第２図は本発明の一実施例であつて、相補型
MOS構成によるプログラマブルカウンターの１
ビツト分の回路構成を示したものである。図にお
いて、端子CP，LOAD，Pi，CEP，CETは第１
図と同じである。２１はLOADの否定をとる
INV、２２はINV２１の出力とプログラムデータ
Piを入力とする２入力NANDである。２３は
LOADとＤ―Ｆ／Ｆ３４の出力を入力とする２
入力NANDである。２４はNAND２２，２３の出
力を入力とする２入力NANDである。２５はCEP
とCET信号を入力とする２入力NAND、２６は
LOADとNAD25を入力とする２入力NANDであ
る。２７はNAND２６の否定をとるINVである。
２８はＰ―MOST２９とｎ―MOST３０とから
なるTG、同様に３１はｎ―MOST３２とＰ―
MOST３３とからなるTGである。NAND２６の
出力はｎ―MOST３０とＰ―MOST３３のゲー
ト入力となり、INV２７の出力はＰ―MOST２９
とｎ―MOST３２のゲート入力となる。３４は
プログラマブルカウンタの１ビツト目を構成する
Ｄ―Ｆ／Ｆで、TG２８，３１の共通接続された
出力が該Ｄ―Ｆ／ＦのＤ入力となり、又、該Ｄ―
Ｆ／ＦのＱ出力はTG３１の入力、出力は
NAND２３の入力となる。
MOS構成によるプログラマブルカウンターの１
ビツト分の回路構成を示したものである。図にお
いて、端子CP，LOAD，Pi，CEP，CETは第１
図と同じである。２１はLOADの否定をとる
INV、２２はINV２１の出力とプログラムデータ
Piを入力とする２入力NANDである。２３は
LOADとＤ―Ｆ／Ｆ３４の出力を入力とする２
入力NANDである。２４はNAND２２，２３の出
力を入力とする２入力NANDである。２５はCEP
とCET信号を入力とする２入力NAND、２６は
LOADとNAD25を入力とする２入力NANDであ
る。２７はNAND２６の否定をとるINVである。
２８はＰ―MOST２９とｎ―MOST３０とから
なるTG、同様に３１はｎ―MOST３２とＰ―
MOST３３とからなるTGである。NAND２６の
出力はｎ―MOST３０とＰ―MOST３３のゲー
ト入力となり、INV２７の出力はＰ―MOST２９
とｎ―MOST３２のゲート入力となる。３４は
プログラマブルカウンタの１ビツト目を構成する
Ｄ―Ｆ／Ｆで、TG２８，３１の共通接続された
出力が該Ｄ―Ｆ／ＦのＤ入力となり、又、該Ｄ―
Ｆ／ＦのＱ出力はTG３１の入力、出力は
NAND２３の入力となる。
今、LOAD端子をロウにすると、NAND２３及
び２６の入力は禁止され、共に出力はハイとな
る。この時、プログラムデータ入力端子Piがハイ
であると、NAND２２の出力はロウ、NAND２４
の出力はハイとなる。また、NAND２６がハイで
INV２７がロウであるためTG２８がオン状態と
なり、NAND２４の出力のハイが、Ｄ―Ｆ／Ｆ３
４のＤ入力となり、ハイが設定される。又、プロ
グラムデータ入力端子Piがロウであると、NAND
２２の出力はハイ、NAND２４の出力はロウとな
り、TG２８がオン状態なのでＤ入力はロウに設
定される。次に、LOAD端子をハイにすると、
NAND２２の入力が禁止され、出力はハイとな
る。この場合、CEP又はCET端子どちらか少な
くとも一方がロウ状態であると、NAND２５の出
力がハイ、又、LOAD信号がハイだから、NAND
２６の出力はロウ、INV２７の出力がハイとなる
ためTG３１がオン状態となり、クロツク端子CP
がハイとなつても、TG３１の出力（Ｄ入力）は
Ｄ―Ｆ／Ｆ３４のＱ出力の状態をとり、Ｄ―Ｆ／
Ｆ３４は前の状態に保持される。CEP及びCET
端子がともにハイをとると、TG２８がオン状態
となり、クロツク端子CPがハイになるごとに
NANDゲート２４の出力はＤ―Ｆ／Ｆ３４の出
力の状態をとつてＤ―Ｆ／Ｆ３４は反転し、カウ
ントが進行する。
び２６の入力は禁止され、共に出力はハイとな
る。この時、プログラムデータ入力端子Piがハイ
であると、NAND２２の出力はロウ、NAND２４
の出力はハイとなる。また、NAND２６がハイで
INV２７がロウであるためTG２８がオン状態と
なり、NAND２４の出力のハイが、Ｄ―Ｆ／Ｆ３
４のＤ入力となり、ハイが設定される。又、プロ
グラムデータ入力端子Piがロウであると、NAND
２２の出力はハイ、NAND２４の出力はロウとな
り、TG２８がオン状態なのでＤ入力はロウに設
定される。次に、LOAD端子をハイにすると、
NAND２２の入力が禁止され、出力はハイとな
る。この場合、CEP又はCET端子どちらか少な
くとも一方がロウ状態であると、NAND２５の出
力がハイ、又、LOAD信号がハイだから、NAND
２６の出力はロウ、INV２７の出力がハイとなる
ためTG３１がオン状態となり、クロツク端子CP
がハイとなつても、TG３１の出力（Ｄ入力）は
Ｄ―Ｆ／Ｆ３４のＱ出力の状態をとり、Ｄ―Ｆ／
Ｆ３４は前の状態に保持される。CEP及びCET
端子がともにハイをとると、TG２８がオン状態
となり、クロツク端子CPがハイになるごとに
NANDゲート２４の出力はＤ―Ｆ／Ｆ３４の出
力の状態をとつてＤ―Ｆ／Ｆ３４は反転し、カウ
ントが進行する。
以上述べた動作で、CEP及びCET端子がハイ
になり、カウントの実行開始命令の信号が入つ
て、カウントが開始されるまでの伝搬遅延時間は
NAND２５，２６、INV２７，TG２８の遅延か
らなる。ここで、TG２８の遅延はほぼINV1段の
遅延と同程度である。したがつて、第２図の回路
の伝搬遅延時間は約４ゲート分の遅延であり、従
来の回路よりもゲート１段分小さくなる。
になり、カウントの実行開始命令の信号が入つ
て、カウントが開始されるまでの伝搬遅延時間は
NAND２５，２６、INV２７，TG２８の遅延か
らなる。ここで、TG２８の遅延はほぼINV1段の
遅延と同程度である。したがつて、第２図の回路
の伝搬遅延時間は約４ゲート分の遅延であり、従
来の回路よりもゲート１段分小さくなる。
第２図の回路を適用した４ビツトのプログラマ
ブル・バイナリ・カウンタを第３図に示す。動作
は第２図と同じであり、LOAD端子をロウにする
ことにより、端子P0〜P3のプログラムデータがＤ
―Ｆ／Ｆ３４０〜３４３に設定される。このＤ―
Ｆ／Ｆ３４０〜３４３はバイナリ・カウンタを構
成しており、LOAD端子をハイ、又、CEP及び
CET端子のいずれもハイにすることにより、ク
ロツクCPがハイになるごとにバイナリ・カウン
ト動作を行ない、その値が出力端子Q0〜Q3に現
われる。なお、RCはリツプル・キヤリー出力端
子で、Q0〜Q3がすべてハイのときハイとなる。
ブル・バイナリ・カウンタを第３図に示す。動作
は第２図と同じであり、LOAD端子をロウにする
ことにより、端子P0〜P3のプログラムデータがＤ
―Ｆ／Ｆ３４０〜３４３に設定される。このＤ―
Ｆ／Ｆ３４０〜３４３はバイナリ・カウンタを構
成しており、LOAD端子をハイ、又、CEP及び
CET端子のいずれもハイにすることにより、ク
ロツクCPがハイになるごとにバイナリ・カウン
ト動作を行ない、その値が出力端子Q0〜Q3に現
われる。なお、RCはリツプル・キヤリー出力端
子で、Q0〜Q3がすべてハイのときハイとなる。
以上、説明したように、本発明によれば、プロ
グラマブルカウンタのカウント実行開始時間を小
さくできるので、高速動作を必要とする相補型
MOS構成によるプログラマブルカウンタに有効
である。
グラマブルカウンタのカウント実行開始時間を小
さくできるので、高速動作を必要とする相補型
MOS構成によるプログラマブルカウンタに有効
である。
第１図は従来の相補型MOS構成によるプログ
ラマブルカウンタの１ビツト分の回路構成を示す
図、第２図は本発明の一実施例である相補型
MOS構成によるプログラマブルカウンタの１ビ
ツト分の回路構成を示す図、第３図は第２図の回
路を適用したプログラマブル・４ビツト・バイナ
リ・カウンタを示す図である。 １，４……インバータ、２，３，１１，１２…
…２入力NANDゲート、５，８……トランスミツ
シヨンゲー、１３……Ｄ型フリツプフロツプ、２
１，２７……インバータ、２２，２３，２４，２
５，２６……２入力NANDゲート、２８，２９…
…トランスミツシヨンゲート、３４……Ｄ型フリ
ツプフフロツプ。
ラマブルカウンタの１ビツト分の回路構成を示す
図、第２図は本発明の一実施例である相補型
MOS構成によるプログラマブルカウンタの１ビ
ツト分の回路構成を示す図、第３図は第２図の回
路を適用したプログラマブル・４ビツト・バイナ
リ・カウンタを示す図である。 １，４……インバータ、２，３，１１，１２…
…２入力NANDゲート、５，８……トランスミツ
シヨンゲー、１３……Ｄ型フリツプフロツプ、２
１，２７……インバータ、２２，２３，２４，２
５，２６……２入力NANDゲート、２８，２９…
…トランスミツシヨンゲート、３４……Ｄ型フリ
ツプフフロツプ。
Claims (1)
- １ あらかじめプログラムデータを設定すること
が可能なプログラマブルカウンタにおいて、クロ
ツクパルスをトリガ入力とするＤ型フリツプフロ
ツプと、前記プログラムデータと該プログラムデ
ータを設定可能とする第１の信号の否定出力とを
入力とする第1NANDゲートと、カウントの実行
を制御する第２および第３の信号を入力とする第
2NANDゲートと、第2NANDゲートの出力と上記
第１の信号を入力とする第3NANDゲートと、相
補型MOSトランジスタよりなり、そのｎチヤネ
ルMOSトランジスタのゲート入力として、第
3NANDゲートの出力が印加され、Ｐチヤネル
MOSトランジスタのゲートとして前記第3NAND
ゲート出力を否定した信号が印加される第１トラ
ンスミツシヨンゲートと、相補型MOSトランジ
スタよりなり、そのＰチヤネルMOSトランジス
タのゲート入力として第3NANDゲート出力が印
加され、ｎチヤネルMOSトランジスタのゲート
入力として第3NANDゲート出力を否定した信号
が印加される第２トランスミツシヨンゲートと、
前記第１の信号と前記Ｄ型フリツプフロツプの第
１の出力を入力とする第4NANDゲートと、第
1NANDゲートと第4NANDゲートを入力とする第
5NANDゲートとを具備し、前記第5NANDゲート
の出力を前記第１トランスミツシヨンゲートの入
力とし、前記Ｄ型フリツプフロツプの第２の出力
を前記第２トランスミツシヨンゲートの入力と
し、前記第１及び第２トランスミツシヨンゲート
の出力を前記Ｄ型フリツプフロツプのＤ入力とす
る回路を１ビツト分とし、該回路を所定のビツト
数だけ有することを特徴とするプログラマブルカ
ウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12276180A JPS5746537A (en) | 1980-09-04 | 1980-09-04 | Programmable counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12276180A JPS5746537A (en) | 1980-09-04 | 1980-09-04 | Programmable counter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5746537A JPS5746537A (en) | 1982-03-17 |
| JPS6218093B2 true JPS6218093B2 (ja) | 1987-04-21 |
Family
ID=14843954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12276180A Granted JPS5746537A (en) | 1980-09-04 | 1980-09-04 | Programmable counter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5746537A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284039U (ja) * | 1985-11-16 | 1987-05-28 | ||
| JPS6338927A (ja) * | 1986-08-05 | 1988-02-19 | Ricoh Co Ltd | オ−バ−ヘツドプロジエクタ− |
| JPS63167341A (ja) * | 1986-12-28 | 1988-07-11 | Ricoh Co Ltd | オ−バ−ヘツドプロジエクタ装置 |
| JPS6419333A (en) * | 1987-07-15 | 1989-01-23 | Ricoh Kk | Color overhead projector device |
-
1980
- 1980-09-04 JP JP12276180A patent/JPS5746537A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5746537A (en) | 1982-03-17 |
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