JPS64855B2 - - Google Patents
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- Publication number
- JPS64855B2 JPS64855B2 JP12614185A JP12614185A JPS64855B2 JP S64855 B2 JPS64855 B2 JP S64855B2 JP 12614185 A JP12614185 A JP 12614185A JP 12614185 A JP12614185 A JP 12614185A JP S64855 B2 JPS64855 B2 JP S64855B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- flop
- flip
- nand
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は可変分周回路、特にクロツクパルスを
トリガ入力とするＤ型フリツプフロツプ回路を複
数個縦続接続してなる同期式可変分周器構成に係
る。
トリガ入力とするＤ型フリツプフロツプ回路を複
数個縦続接続してなる同期式可変分周器構成に係
る。
デジタル分周器は普通フリツプフロツプ回路を
縦続接続して構成されるが、特に高速動作をさせ
るためには、各フリツプフロツプ回路はクロツク
を入力トリガとして同期信号とする同期式Ｄ型フ
リツプフロツプ回路で構成される。この場合、複
数の各フリツプフロツプ回路のクロツク端子には
共通に同一の入力クロツクが加えられるため、各
フリツプフロツプの間に分周率を制御する回路が
必要となる。このような制御回路はトランジス
タ・トランジスタ・ロジツク（TTL）、あるいは
相補型MOS論理回路（CMOS）で構成され、そ
の基本ゲート回路はNANDゲートとインバータ
である。
縦続接続して構成されるが、特に高速動作をさせ
るためには、各フリツプフロツプ回路はクロツク
を入力トリガとして同期信号とする同期式Ｄ型フ
リツプフロツプ回路で構成される。この場合、複
数の各フリツプフロツプ回路のクロツク端子には
共通に同一の入力クロツクが加えられるため、各
フリツプフロツプの間に分周率を制御する回路が
必要となる。このような制御回路はトランジス
タ・トランジスタ・ロジツク（TTL）、あるいは
相補型MOS論理回路（CMOS）で構成され、そ
の基本ゲート回路はNANDゲートとインバータ
である。
第１図は上記同期式可変分周回路を構成する１
ビツト分の制御回路の従来の回路である。すなわ
ち、第１図の基本回路を分周数に対応して複数個
縦続接続して構成される。同図に示すように、Ｄ
フリツプフロツプ１０と前段のフリツプフロツプ
（図示せず）との間にはNANDゲート１，３，
４，５，７，８，９およびインバータ２，６から
なる制御論理回路が設けられる。すなわち、上記
論理回路のNANDゲート９の出力がＤ端子に接
続され、クロツク信号CLKはクロツク入力端子
CPに接続され、フリツプフロツプの出力端子Ｑ，
Ｑはそれぞれ、論理回路のNANDゲート３およ
び４に加えられる。NANDゲート１には前段の
フリツプフロツプ（図示せず）の出力が１個ない
し複数個（図ではCEP１およびCEP２の２個の
場合を示す）加えられる。分周数を設定するため
の信号Pnおよび分周数を設定可能とする信号
は設定される分周数に対応して加えられる。これ
らの入力信号によつて、フリツプフロツプが1/2
分周器（端子の信号が論理回路を経てＤ端子に
加えられるとき）として動作したり、信号のシフ
ト回路として働く。このような同期式可変分周回
路の最高動作速度（周波数）は、前記の前段のフ
リツプフロツプにクロツクが印加されて出力が確
定するまでのフリツプフロツプ遅延時間と、その
フリツプフロツプ出力信号が制御ゲート１，２，
３，５，８および９を伝搬するゲート遅延時間と
の和の逆数によつて決定される。上記第１図の回
路を用いた可変分周回路の欠点は従属接続される
制御ゲートの数が６個（６段）と多いことであ
る。
ビツト分の制御回路の従来の回路である。すなわ
ち、第１図の基本回路を分周数に対応して複数個
縦続接続して構成される。同図に示すように、Ｄ
フリツプフロツプ１０と前段のフリツプフロツプ
（図示せず）との間にはNANDゲート１，３，
４，５，７，８，９およびインバータ２，６から
なる制御論理回路が設けられる。すなわち、上記
論理回路のNANDゲート９の出力がＤ端子に接
続され、クロツク信号CLKはクロツク入力端子
CPに接続され、フリツプフロツプの出力端子Ｑ，
Ｑはそれぞれ、論理回路のNANDゲート３およ
び４に加えられる。NANDゲート１には前段の
フリツプフロツプ（図示せず）の出力が１個ない
し複数個（図ではCEP１およびCEP２の２個の
場合を示す）加えられる。分周数を設定するため
の信号Pnおよび分周数を設定可能とする信号
は設定される分周数に対応して加えられる。これ
らの入力信号によつて、フリツプフロツプが1/2
分周器（端子の信号が論理回路を経てＤ端子に
加えられるとき）として動作したり、信号のシフ
ト回路として働く。このような同期式可変分周回
路の最高動作速度（周波数）は、前記の前段のフ
リツプフロツプにクロツクが印加されて出力が確
定するまでのフリツプフロツプ遅延時間と、その
フリツプフロツプ出力信号が制御ゲート１，２，
３，５，８および９を伝搬するゲート遅延時間と
の和の逆数によつて決定される。上記第１図の回
路を用いた可変分周回路の欠点は従属接続される
制御ゲートの数が６個（６段）と多いことであ
る。
したがつて、本発明の目的は、上記同期式可変
分周回路の制御論理回路の制御ゲート段数を減ら
して、動作周波数を高めた可変分周回路を提供す
るものである。
分周回路の制御論理回路の制御ゲート段数を減ら
して、動作周波数を高めた可変分周回路を提供す
るものである。
本発明は上記目的を達成するため、分周回路の
入力を制御する論理回路の構成をカウンタの実行
を制御する複数個の信号（CEP１，CEP２）を
入力とするNAND出力と、Ｄ型フリツプフロツ
プの出力とを入力とする第1NANDと、上記
NAND出力と上記出力とを入力とするOR機能
および、そのOR出力と上記第1NANDゲートの
出力と分周数を設定可能とする信号（）とを
入力とするNAND機能を複合した第１のOR―
NANDゲートと、分周数を設定する信号Pnと上
記信号とを入力とするOR機能、およびその
OR出力と上記第１のOR―NANDゲートの出力
とを入力とするNAND機能を複合した第２のOR
―NANDゲートと、上記第２のOR―NANDゲ
ートの出力を上記フリツプフロツプのＤ入力とす
る回路とで構成したものである。したがつて、分
周数に応じて、上記制御論理回路を有するＤ型フ
リツプフロツプからなる１ビツト分の回路を複数
個縦続接続する所定の同期式可変分周回路が実現
される。
入力を制御する論理回路の構成をカウンタの実行
を制御する複数個の信号（CEP１，CEP２）を
入力とするNAND出力と、Ｄ型フリツプフロツ
プの出力とを入力とする第1NANDと、上記
NAND出力と上記出力とを入力とするOR機能
および、そのOR出力と上記第1NANDゲートの
出力と分周数を設定可能とする信号（）とを
入力とするNAND機能を複合した第１のOR―
NANDゲートと、分周数を設定する信号Pnと上
記信号とを入力とするOR機能、およびその
OR出力と上記第１のOR―NANDゲートの出力
とを入力とするNAND機能を複合した第２のOR
―NANDゲートと、上記第２のOR―NANDゲ
ートの出力を上記フリツプフロツプのＤ入力とす
る回路とで構成したものである。したがつて、分
周数に応じて、上記制御論理回路を有するＤ型フ
リツプフロツプからなる１ビツト分の回路を複数
個縦続接続する所定の同期式可変分周回路が実現
される。
本発明によれば、以下の実施例によつて説明す
る如く、分周回路の最高動作速度を決定する制御
ゲートの段数が少なくなり、回路構成が簡単とな
ると共に高速動作の可変分周回路が実現される。
る如く、分周回路の最高動作速度を決定する制御
ゲートの段数が少なくなり、回路構成が簡単とな
ると共に高速動作の可変分周回路が実現される。
以下、本発明を実施例によつて詳細に説明す
る。第２図および第３図はいずれも本発明による
可変分周器の実施例の構成を示すもの、特に、同
期式可変分周回路の１ビツト分の回路構成を示
す。相補型MOS論理回路では２つ以上の論理機
能を有する複合ゲートを構成できることは知られ
ている。本発明は複合ゲートを複数個使用するこ
とにより、第１図の制御ゲートと等価な機能を少
ないゲート数で実現している。第２図は２個の
OR―NAND複合ゲート１２および１３を使用し
た実施例であり、第３図は第２図の論理相補型で
あり、２個のAND―NOR複合ゲート１６および
１７を使用している。第２図および第３図の実施
例でも制御ゲート部における従属段数は４段とな
り、第１図の従来技術より２段少なく、ゲート遅
延時間が短くなり、最高動作周波数が高くなる。
る。第２図および第３図はいずれも本発明による
可変分周器の実施例の構成を示すもの、特に、同
期式可変分周回路の１ビツト分の回路構成を示
す。相補型MOS論理回路では２つ以上の論理機
能を有する複合ゲートを構成できることは知られ
ている。本発明は複合ゲートを複数個使用するこ
とにより、第１図の制御ゲートと等価な機能を少
ないゲート数で実現している。第２図は２個の
OR―NAND複合ゲート１２および１３を使用し
た実施例であり、第３図は第２図の論理相補型で
あり、２個のAND―NOR複合ゲート１６および
１７を使用している。第２図および第３図の実施
例でも制御ゲート部における従属段数は４段とな
り、第１図の従来技術より２段少なく、ゲート遅
延時間が短くなり、最高動作周波数が高くなる。
次に第２図の回路の動作原理を説明する。フリ
ツプフロツプ１０にデータPnを書き込む場合、
信号を「０」にする。この時、ゲート１及び
１１の出力に、かかわらず、ゲート１２の出力は
「１」となる。従つて、ゲート１３の出力はｎ
となり、クロツクCLKに周期してフリツプフロ
ツプ１０のＱにはｎが出力される。次に信号
PEが「１」の場合について考える。信号CEP１
とCPE２の両方が「１」のとき、ゲート１の出
力は「０」となり、従つてゲート１１の出力は
「１」となる。この場合、フリツプフロツプ１０
の出力がゲート１２と１３を経てＤ入力に印加
されるので、Ｑ出力はクロツクが入力される毎に
出力レベルを反転する。即ち、信号が「１」
および信号CEP１とCEP２の両方が「１」の場
合、第２図の回路はクロツクの周波数を２分の１
にした信号をＱ出力より出力する。信号CEP１
又はCEP２の少なくとも一方が「０」の場合、
ゲート１の出力は「１」となる。信号も「１」
であるから、フリツプフロツプ１０のＤ入力には
Ｑ出力がゲート１１，１２，１３を経て印加され
る。即ち、この場合クロツクが入力されてもＱ出
力のレベルは変化しない。以上の動作より、第２
図の回路又は第３図の回路を複数個、従来技術に
より継続接続することにより、可変分周動作を行
なわせることができる。
ツプフロツプ１０にデータPnを書き込む場合、
信号を「０」にする。この時、ゲート１及び
１１の出力に、かかわらず、ゲート１２の出力は
「１」となる。従つて、ゲート１３の出力はｎ
となり、クロツクCLKに周期してフリツプフロ
ツプ１０のＱにはｎが出力される。次に信号
PEが「１」の場合について考える。信号CEP１
とCPE２の両方が「１」のとき、ゲート１の出
力は「０」となり、従つてゲート１１の出力は
「１」となる。この場合、フリツプフロツプ１０
の出力がゲート１２と１３を経てＤ入力に印加
されるので、Ｑ出力はクロツクが入力される毎に
出力レベルを反転する。即ち、信号が「１」
および信号CEP１とCEP２の両方が「１」の場
合、第２図の回路はクロツクの周波数を２分の１
にした信号をＱ出力より出力する。信号CEP１
又はCEP２の少なくとも一方が「０」の場合、
ゲート１の出力は「１」となる。信号も「１」
であるから、フリツプフロツプ１０のＤ入力には
Ｑ出力がゲート１１，１２，１３を経て印加され
る。即ち、この場合クロツクが入力されてもＱ出
力のレベルは変化しない。以上の動作より、第２
図の回路又は第３図の回路を複数個、従来技術に
より継続接続することにより、可変分周動作を行
なわせることができる。
念のために、第２図の回路を３段継続接続した
３ビツト可変分周器を第４図に示す。なお、第２
図の外部信号Pn，，Ｑ等に関しては、従来技
術を示す第１図と同様であるので、以下の動作説
明の外部信号レベルの動作は、その速度の点を除
いて、従来技術の動作と同様である。回路１８は
最下位ビツト（１ビツト目）の回路、回路１９は
２ビツト目の回路、回路２０は最下位ビツト（３
ビツト目）の回路であり、各々は第２図の回路と
同一構成である。１〜３ビツト目に与える分周デ
ータ（各段のPn）をP1，P2，P3とし、それぞれ
のビツト回路の出力をQ1，Q2，Q3とする。回路
１８の信号CEP１とCEP２、及び回路１９の信
号CEP２は「１」に固定する。回路１８の出力
Q1を回路１９及び２０のCEP１信号とする。回
路１９の出力Q2を回路２０のCEP２信号とする。
各ビツト回路の出力Q1，Q2，Q3は入力NANDゲ
ート２１に入力され、ゲート２１の出力は各ビツ
ト回路に信号として入力される。ゲート２１
の出力は端子２２から分周出力として出力され
る。
３ビツト可変分周器を第４図に示す。なお、第２
図の外部信号Pn，，Ｑ等に関しては、従来技
術を示す第１図と同様であるので、以下の動作説
明の外部信号レベルの動作は、その速度の点を除
いて、従来技術の動作と同様である。回路１８は
最下位ビツト（１ビツト目）の回路、回路１９は
２ビツト目の回路、回路２０は最下位ビツト（３
ビツト目）の回路であり、各々は第２図の回路と
同一構成である。１〜３ビツト目に与える分周デ
ータ（各段のPn）をP1，P2，P3とし、それぞれ
のビツト回路の出力をQ1，Q2，Q3とする。回路
１８の信号CEP１とCEP２、及び回路１９の信
号CEP２は「１」に固定する。回路１８の出力
Q1を回路１９及び２０のCEP１信号とする。回
路１９の出力Q2を回路２０のCEP２信号とする。
各ビツト回路の出力Q1，Q2，Q3は入力NANDゲ
ート２１に入力され、ゲート２１の出力は各ビツ
ト回路に信号として入力される。ゲート２１
の出力は端子２２から分周出力として出力され
る。
第５図に第４図の動作波形例を示す。波形Ａは
クロツク信号CLKを、波形Ｂ，CDはそれぞれ分
周データP1，P2，P3を示す。波形Ｅはゲート２
１出力即ち信号を示す。波形Ｅ，Ｆはそれぞ
れ回路１９，２０内のゲート１の出力を示す。波
形Ｈ，Ｉ，Ｊはそれぞれ回路１８，１９，２０の
出力Q1，Q2，Q3を示す。
クロツク信号CLKを、波形Ｂ，CDはそれぞれ分
周データP1，P2，P3を示す。波形Ｅはゲート２
１出力即ち信号を示す。波形Ｅ，Ｆはそれぞ
れ回路１９，２０内のゲート１の出力を示す。波
形Ｈ，Ｉ，Ｊはそれぞれ回路１８，１９，２０の
出力Q1，Q2，Q3を示す。
第５図において、最初のクロツクで出力Q1，
Q2，Q3が全て「１」と仮定する。この時、ゲー
ト２１の出力が「０」となるので、クロツクに
同期してP1〜P3に与えられているデータが回路
１８〜２０に取込まれる。即ち、P1：「１」，
P2：「０」，P3：「１」であるので、クロツクに
おいてQ1：「０」，Q2：「１」，Q3：「０」となる。
このため、クロツクにおいて：「１」とな
る。回路１８は、信号CEP１，CEP２が「１」
であるので、クロツク〜の間はトグル動作を
繰返し、Q1は波形Ｈとなる。このため、クロツ
ク〜の間、回路１９内のゲート１出力は波形
Ｆとなる。従つて、第２図の動作説明で述べたよ
うに、クロツクにおいて波形Ｆが「１」なの
で、クロツクにおいてQ2は「１」のままであ
る。クロツクにおいて波形Ｆは「０」となるの
で、クロツクにおいてQ2は反転し、「０」とな
る。以上の保持、反転動作がクロツクになるま
で繰返えされる。同様な動作により回路２０のゲ
ート１出力（波形Ｆ）はクロツクにおいて
「０」となるので、クロツクにおいてQ3は反転
し、「１」となる。クロツクにおいてQ1，Q2，
Q3が全て「１」となり、が「０」となる。こ
の時、P1〜P3が元のままであれば、クロツク
〜の動作はクロツク〜の動作と全く同じと
なる。クロツクの直前までに第５図の例ではク
ロツクになる直前にP2が「１」，P3「０」に変
わり、P1が「１」のままとする。この結果、ク
ロツクにおいて、これらデータが回路１８〜２
０に取込まれ、それ以降同様の動作原理で動作す
る。
Q2，Q3が全て「１」と仮定する。この時、ゲー
ト２１の出力が「０」となるので、クロツクに
同期してP1〜P3に与えられているデータが回路
１８〜２０に取込まれる。即ち、P1：「１」，
P2：「０」，P3：「１」であるので、クロツクに
おいてQ1：「０」，Q2：「１」，Q3：「０」となる。
このため、クロツクにおいて：「１」とな
る。回路１８は、信号CEP１，CEP２が「１」
であるので、クロツク〜の間はトグル動作を
繰返し、Q1は波形Ｈとなる。このため、クロツ
ク〜の間、回路１９内のゲート１出力は波形
Ｆとなる。従つて、第２図の動作説明で述べたよ
うに、クロツクにおいて波形Ｆが「１」なの
で、クロツクにおいてQ2は「１」のままであ
る。クロツクにおいて波形Ｆは「０」となるの
で、クロツクにおいてQ2は反転し、「０」とな
る。以上の保持、反転動作がクロツクになるま
で繰返えされる。同様な動作により回路２０のゲ
ート１出力（波形Ｆ）はクロツクにおいて
「０」となるので、クロツクにおいてQ3は反転
し、「１」となる。クロツクにおいてQ1，Q2，
Q3が全て「１」となり、が「０」となる。こ
の時、P1〜P3が元のままであれば、クロツク
〜の動作はクロツク〜の動作と全く同じと
なる。クロツクの直前までに第５図の例ではク
ロツクになる直前にP2が「１」，P3「０」に変
わり、P1が「１」のままとする。この結果、ク
ロツクにおいて、これらデータが回路１８〜２
０に取込まれ、それ以降同様の動作原理で動作す
る。
第４図の構成例において、分周数Ｎは次式で与
えられる。
えられる。
Ｎ＝P1・20＋P2・21＋P3・22＋１
第５図のクロツクにおいてP1＝１，P2＝０，
P3＝１であるから、分周数はＮ＝６となる。ま
た、クロツクにおいてP1＝１，P2＝１，P3＝
０であるから、Ｎ＝４となる。同図ではクロツク
〜までが６分周動作、クロツク以降は４分
周動作である。これに相等する波形はＥである。
即ち、ゲート２１の出力がクロツクCLKを分周
デーテP1〜P3により分周した出力となる。
P3＝１であるから、分周数はＮ＝６となる。ま
た、クロツクにおいてP1＝１，P2＝１，P3＝
０であるから、Ｎ＝４となる。同図ではクロツク
〜までが６分周動作、クロツク以降は４分
周動作である。これに相等する波形はＥである。
即ち、ゲート２１の出力がクロツクCLKを分周
デーテP1〜P3により分周した出力となる。
以上説明したごとく本発明によれば、同期式可
変分周回路の制御ゲート部に複合ゲートを使用す
ることによつて信号が伝搬するゲート段数を減ら
すことができ、動作周波数の高い可変分周回路を
実現できる。
変分周回路の制御ゲート部に複合ゲートを使用す
ることによつて信号が伝搬するゲート段数を減ら
すことができ、動作周波数の高い可変分周回路を
実現できる。
第１図は従来の同期式可変分周回路の１ビツト
分の回路構成図、第２図および第３図はいずれも
本発明による同期式可変分周回路の１ビツト分の
回路構成図である。第４図は、第２図の回路を３
段縦属接続した３ビツト可変分周器の回路構成
図、第５図は第４図の回路の動作を示すタイミン
グチヤートである。 符号の説明、１，３，４，５，７，８，９，１
１……NANDゲート、２，６……インバータ、
１０……Ｄ型フリツプフロツプ、１２，１３……
OR―NAND複合ゲート、１４，１５……NOR
ゲート、１６，１７……AND―NOR複合ゲート
である。
分の回路構成図、第２図および第３図はいずれも
本発明による同期式可変分周回路の１ビツト分の
回路構成図である。第４図は、第２図の回路を３
段縦属接続した３ビツト可変分周器の回路構成
図、第５図は第４図の回路の動作を示すタイミン
グチヤートである。 符号の説明、１，３，４，５，７，８，９，１
１……NANDゲート、２，６……インバータ、
１０……Ｄ型フリツプフロツプ、１２，１３……
OR―NAND複合ゲート、１４，１５……NOR
ゲート、１６，１７……AND―NOR複合ゲート
である。
Claims (1)
- 【特許請求の範囲】 １ クロツクパルスをトリガ入力とするＤ型フリ
ツプフロツプと、上記フリツプフロツプの入力を
制御する制御論理回路からなる基本回路を複数個
縦続接続して構成された同期式分周回路におい
て、 上記制御論理回路が上記Ｄ型フリツプフロツプ
の出力と１個ないし複数の前段のフリツプフロ
ツプ出力のNAND出力とを入力とする第１の
NANDゲートと、上記前段のフリツプフロツプ
出力のNAND出力と上記出力とを入力として
OR出力をうる第1OR機能および上記OR出力と
上記第1NANDゲートの出力と分周数を設定可能
とする信号とを入力とするNAND機能とを複合
した第1OR―NANDゲートと、上記分周数を設
定可能とする信号と分周数設定のための信号とを
入力とする第2OR機能および上記第2OR機能の
出力と上記第1OR―NANDゲートの出力を入力
とするNAND機能を複合した第2OR―NANDゲ
ートと、上記第2OR―NANDゲートの出力を上
記Ｄ型フリツプフロツプのＤ入力とする回路とで
構成されたことを特徴とする可変分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12614185A JPS611119A (ja) | 1985-06-12 | 1985-06-12 | 可変分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12614185A JPS611119A (ja) | 1985-06-12 | 1985-06-12 | 可変分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS611119A JPS611119A (ja) | 1986-01-07 |
| JPS64855B2 true JPS64855B2 (ja) | 1989-01-09 |
Family
ID=14927687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12614185A Granted JPS611119A (ja) | 1985-06-12 | 1985-06-12 | 可変分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS611119A (ja) |
-
1985
- 1985-06-12 JP JP12614185A patent/JPS611119A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS611119A (ja) | 1986-01-07 |
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