JPS61112258A - バツフア制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理システムの処理装置に設けられ、主記
憶装置の記憶情報の写を保持する高速バッファの制御方
式に関する。

情報処理システムの主記憶装置に記憶する情報に対する
アクセス速度を、実質的に高速化する手段として、主記
憶装置にアクセスを要する処理装置ごとに比較的高速で
小容量のバッファを設ける方式が使用されている。

この方式においては、アクセスした主記憶装置上の情報
の写を該バッファに保持し、その後の主記憶アクセス要
求において、目的の情報の写がバッファにある場合には
、主記憶装置にアクセスすることなく、バッファ上の情
報を使用することにより、実質上バッファへのアクセス
速度で主記憶装置の情報を得ることができる。

主記憶装置にアクセスする処理装置が複数あるシステム
において、ある処理装置が主記憶装置の情報を更新した
場合に、その情報の写をバッファに保持していた他の処
理装置では、主記憶装置の情報と異なる内容になったバ
ッファ上の情報を、以後使用しないようにする処置、即
ち該情報の無効化、が最小限必要である。

〔従来の技術と発明が解決しようとする問題点〕第２図
（ａ）は情報処理システムの一構成例を示すブロック図
である。

処理装置１．２．３．４はメモリアクセス制御装置５と
、１組のバス７．８によって接続し、メモリアクセス制
御装置５を介して、主記憶装置９にアクセスすることが
できる。

各処理装置１〜４はそれぞれバッファ１１．１２．１３
．１４を有し、前記のように、主記憶装置９から通常固
定長のブロック単位で読み出した情報を、公知の方法で
バッファに保持し、その後のアクセスで使用する。

主記憶装置９の情報を更新する場合には、例えば処理装
置ｌで更新の要求が発生すると、例えばバッファ１１に
該当情報の有無に関わらず、処理装置１からメモリアク
セス制御装置５に、バス７を介して書き込みアクセス要
求を転送する。

バッファ１１に更新する情報の記憶アドレスを含むブロ
ックがあった場合には、例えばそのブロックはバッファ
上で主記憶装置９と同じ内容に更新する。

メモリアクセス制御装置５は、主記憶装置９に対して書
き込み処理を実行すると共に、無効化アドレス通知線１
５により、更新した情報の記憶アドレスを全処理装置１
〜４に通知する。

処理装置１〜４は無効化アドレス通知線１５から受信し
た記憶アドレスを第２図（ｂ）のレジスタ３０にセット
し、その下位ビット列３１によってタグメモリ３２を読
み出す。

タグメモリ３２は公知のようにバッファ１１〜１４の一
部をなす機構で、バッファに記憶されているブロックの
主記憶装置９上の記憶アドレスの一部と有効表示フラグ
を、各ブロックに対応して記憶するメモリである。

上記により、タグメモリ３２から読み出す部分アドレス
３３を、受信した記憶アドレスの上位ビット列３４と比
較し、一致出力３５を得た場合には、該当ブロックがあ
ることを示す。

従って、この場合には下位ビット列３１で選択される有
効表示フラグを無効表示に書き換えることにより、この
ブロックを無効にする。

以上の従来構成によれば、バッファの無効化のための記
憶アドレス通知に専用される通知線を必要とするので、
システムを高価にするという問題点がある。

〔問題点を解決するための手段〕

前記の問題点は、メモリアクセス制御装置と、該メモリ
アクセス制御装置を経て主記憶装置にアクセスする１以
上の処理装置とが１組のバスにより接続された情報処理
システムにおいて、該処理装置はそれぞれのバッファを
有し、該バッファには上記主記憶装置に記憶されている
情報の写を保持し、上記メモリアクセス制御装置は、上
記主記憶装置の記憶内容を更新したときに、該更新した
情報の記憶アドレスを上記バスに送出し、上記処理装置
は該バスに送出された該記憶アドレスを受信して、上記
バッファに記憶する該記憶アドレスの情報の写を無効化
するように構成された本発明のバッファ制御方式によっ
て解決される。

〔作用〕

即ち、各処理装置とメモリアクセス制御装置との間の汎
用の情報転送バスを利用して、メモリアクセス制御装置
から更新した主記憶装置の記憶アドレスを処理完了の通
知とバッファ無効化のための記憶アドレス通知のために
送出する。

該バスは、通常はメモリアクセス制御装置と特定の１処
理装置との間の情報転送に使用されるが、上記の目的で
記憶アドレスを転送するために特別の指令を設け、該指
令を付して転送される情報（よ全処理装置が傍受するよ
うに制御する。

且つ、該指令を付した情報の所定部分を記憶アドレスと
して受信し、該記憶アドレスによって従来と同様のバッ
ファ無効化処理を実行する。

以上の構成により、装置間に特別の通知線を設ける必要
なく、バッファの無効化を行うことができる。

〔実施例〕

第１図（ａｌは本発明の一実施例システム構成を示すブ
ロック図である。

例えば処理装置１は、従来と同様にバス７によって主記
憶装置９への情報書き込み要求を発行し、該要求におい
て情報の記憶アドレスを指定し、又書き込むべき情報を
転送する。

メモリアクセス制御装置５はその要求に従って、受信し
た情報を主記憶装置９の指定の記憶アドレスに書き込む
。

主記憶装置９における書き込み処理が完了すると、メモ
リアクセス制御装置５はハス８にアクセス終了コマンド
を送出する。

アクセス終了コマンドは、例えば第１図（ｂｌの形式を
有し、アクセス終了コマンドを表示する指令部２０、こ
の書き込みアクセスの要求元処理装置を指定する通知先
コード部２１、及び更新した記憶アドレスを示す記憶ア
ドレス部２２からなる。

各処理装置１〜４はバス８を転送される情報の指令部２
０がアクセス終了コマンドを表示していることを検出す
ると、通知先コード部２１の値に関わらず、該アクセス
終了コマンドを受信し、第１図（Ｃ）のレジスタ４０に
セントする。

この書き込み要求発行元である処理装置１では、受信し
たアクセス終了コマンドの通知先コード部２１をデコー
ドして、自コードであることにより、書き込み要求の完
了信号４１を得る。

他の処理装置２〜４では、通知先コード部２１が他装置
のコードであることにより、信号４２がオンになる。

一方、その記憶アドレス部２２の記憶アドレスに基づい
て、従来と同様にタグメモリ３２にアクセスし、一致出
力３５を得た場合には、該当する有効表示フラグを無効
表示に書き換え、対応するブロックを無効にする。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、処理装
置のバッファの無効化記憶アドレスを通知するために、
特別の通知線を設ける必要が無いので、情報処理システ
ムの経済性及び信頼性を改善するという著しい工業的効
果がある。　　　　　　　　　　　）°２

【図面の簡単な説明】

第１図（ａｌ、（Ｃ）は本発明一実施例構成のブロック
図、第１図（ｂ）はコマンドの形式を示す図、第２図は
従来の一構成例のブロック図である。 図において、 １〜４は処理装置、 ５はメモリアクセス制御装置、 ７．８はバス、　　　　９は主記憶装置、１１〜１４は
パ・７フア、 １５は無効化アドレス通知線、 ２０は指令部、　　　　　２１は通知先コード部、２２
は記憶アドレス部、　３０．４０はレジスタ、３１は記
憶アドレスの下位ピッｌ−列、３２はタグメモリ、　　
　　３３は部分アドレス、３４は記憶アドレスの上位ビ
ット列、 ３５は一致出力を示す。 代理人　弁理士　　粉量　宏四部 年　１　口 （逢） 纂　１２ ＊　２　ロ 寥　２　口

Claims (1)

【特許請求の範囲】
1. メモリアクセス制御装置と、該メモリアクセス制御装置
   を経て主記憶装置にアクセスする１以上の処理装置とが
   １組のバスにより接続された情報処理システムにおいて
   、該処理装置はそれぞれのバッファを有し、該バッファ
   には上記主記憶装置に記憶されている情報の写を保持し
   、上記メモリアクセス制御装置は、上記主記憶装置の記
   憶内容を更新したときに、該更新した情報の記憶アドレ
   スを上記バスに送出し、上記処理装置は該バスに送出さ
   れた該記憶アドレスを受信して、上記バッファに記憶す
   る該記憶アドレスの情報の写を無効化するように構成さ
   れてなることを特徴とするバッファ制御方式。