JPS61112267A - Ｉ／ｏアダプタ - Google Patents
Ｉ／ｏアダプタInfo
- Publication number
- JPS61112267A JPS61112267A JP59233794A JP23379484A JPS61112267A JP S61112267 A JPS61112267 A JP S61112267A JP 59233794 A JP59233794 A JP 59233794A JP 23379484 A JP23379484 A JP 23379484A JP S61112267 A JPS61112267 A JP S61112267A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- request
- service request
- circuit
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＩ／Ｏアダプタに関し、特にそのデータの読出
し／書込みのためのＤＭＡ制御方式に関する。
し／書込みのためのＤＭＡ制御方式に関する。
（従来の技術）
Ｉ／Ｏアダプタにおいてデータの読出し／＠込みをＤＭ
Ａモードで行う場合に、従来のＤＭＡ制御方式ではＤＭ
Ａサービス要求とそれに対するＤＭＡ動作とは１対１に
連結されて動作するように設計するのが一般であった。
Ａモードで行う場合に、従来のＤＭＡ制御方式ではＤＭ
Ａサービス要求とそれに対するＤＭＡ動作とは１対１に
連結されて動作するように設計するのが一般であった。
このため、ＤＭＡサービス要求が誤って送出されてしま
うと、もはや誤動作を防止するすべはなく、そのまま一
連の処理を実行した後にプログラムモードへ切替ってか
ら誤動作が検出され、複雑なエラー処理や命令の再実行
が行われてきた。
うと、もはや誤動作を防止するすべはなく、そのまま一
連の処理を実行した後にプログラムモードへ切替ってか
ら誤動作が検出され、複雑なエラー処理や命令の再実行
が行われてきた。
（発明が解決しようとする問題点）
したがって、ＤＭＡにおいていったん誤動作が発生する
と、そのために走行するプログラムステップが厖大なも
のとなって性能を著しく低下させると云う欠点があった
。
と、そのために走行するプログラムステップが厖大なも
のとなって性能を著しく低下させると云う欠点があった
。
本発明の目的は、タイミングモニタ回路を構成すること
によってＤＭＡサービス要求の発生間隔を監視し、一定
時間間隔を外れたＤＭＡサービス要求を不正ＤＭ′Ａ要
求として判別すると共に１不正ＤＭＡ要求の送出時ＫＤ
ＭＡを行うことなく疑似読出し／書込み回路を動作させ
ることによって上記欠点を除去し、不正ＤＭＡサービス
要求の要求原因の取消しが可能なように構成した不正Ｄ
ＭＡ動作のないＩ／Ｏアダプタを提供することにある。
によってＤＭＡサービス要求の発生間隔を監視し、一定
時間間隔を外れたＤＭＡサービス要求を不正ＤＭ′Ａ要
求として判別すると共に１不正ＤＭＡ要求の送出時ＫＤ
ＭＡを行うことなく疑似読出し／書込み回路を動作させ
ることによって上記欠点を除去し、不正ＤＭＡサービス
要求の要求原因の取消しが可能なように構成した不正Ｄ
ＭＡ動作のないＩ／Ｏアダプタを提供することにある。
（問題点を解決するための手段）
本発明によるＩ／Ｏアダプタは中央処理装置ならびに主
記憶装置に対してバスを介して接続されていて、Ｉ／Ｏ
装置を制御するためのものであって、タイミングモニタ
回路と読出し／書込み制御回路から成る。
記憶装置に対してバスを介して接続されていて、Ｉ／Ｏ
装置を制御するためのものであって、タイミングモニタ
回路と読出し／書込み制御回路から成る。
タイミングモニタ回路は、データの読出し／書込みをＤ
ＭＡモードで実行する場合に発生するＤＭＡサービス要
求が正常要求であるか、あるいは不正要求であるかを判
定するため、ＤＭＡサービス要求の発生間隔を監視し、
一定間隔を外れたＤＭＡサービス要求を不正要求である
とみなすためのものである。
ＭＡモードで実行する場合に発生するＤＭＡサービス要
求が正常要求であるか、あるいは不正要求であるかを判
定するため、ＤＭＡサービス要求の発生間隔を監視し、
一定間隔を外れたＤＭＡサービス要求を不正要求である
とみなすためのものである。
読出し／書込み制御回路は、ＤＭＡサービス要求が不正
要求であった場合にＤＭＡを動作させること々く、いっ
たん発生した不正要求を消去するためのものである。
要求であった場合にＤＭＡを動作させること々く、いっ
たん発生した不正要求を消去するためのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明によるＩ／Ｏアダプタを他の装置と接
続して示したブロック図である。第１図において、１は
主記憶装置、２は中央処理装置、３はＩ／Ｏアダプタ、
４１．４２はそれぞれ工／Ｏ装置、／Ｏ０はアドレス／
データバスである。
続して示したブロック図である。第１図において、１は
主記憶装置、２は中央処理装置、３はＩ／Ｏアダプタ、
４１．４２はそれぞれ工／Ｏ装置、／Ｏ０はアドレス／
データバスである。
第２図は、第１図におけるＩ／Ｏアダプタの一部分の詳
細を示すブロック図である。第２図において、５はデー
タ転送制御回路、６はタイミングモニタ回路、ＴはＤＭ
Ａ制御回路、８は読出し／書込み制御回路である。タイ
ミングモニタ回路６ 、＋−において、９はＮ
ＡＮＤゲート、／ＯはＡＮＤゲート、１１は７リツプフ
ロツプ、１２はインバータ、１３はＡＮＤゲート、１４
はインバータ、１５はタイマカウンタ、１６はＡＮＤゲ
ートである。一方、読出し／書込み制御回路８において
、１Ｔはインバータ、１８はＡＮＤ／ＯＲゲート、１９
はＡＮＤゲートである。
細を示すブロック図である。第２図において、５はデー
タ転送制御回路、６はタイミングモニタ回路、ＴはＤＭ
Ａ制御回路、８は読出し／書込み制御回路である。タイ
ミングモニタ回路６ 、＋−において、９はＮ
ＡＮＤゲート、／ＯはＡＮＤゲート、１１は７リツプフ
ロツプ、１２はインバータ、１３はＡＮＤゲート、１４
はインバータ、１５はタイマカウンタ、１６はＡＮＤゲ
ートである。一方、読出し／書込み制御回路８において
、１Ｔはインバータ、１８はＡＮＤ／ＯＲゲート、１９
はＡＮＤゲートである。
第３図は、第２図における各部の信号波形である。第３
図において、ＣＬＯＣＫは第２図の信号線／Ｏ１上の信
号波形、ＤＭＡＲ＋は第２図の信号線／Ｏ２上の信号波
形、ＲＱＥＮＢ＋は第２図の信号線／Ｏ３上の信号波形
、Ｑは第２図の信号線／Ｏ４上の信号波形、ＡＤＭＲＱ
＋は第２図の信号線／Ｏ５上の信号波形、ＢＤＭＲＱ＋
は第２図の信号線／Ｏ６上の信号波形、ＥＮＡＢＬ−は
第２図の信号線／Ｏ７上の信号波形である。
図において、ＣＬＯＣＫは第２図の信号線／Ｏ１上の信
号波形、ＤＭＡＲ＋は第２図の信号線／Ｏ２上の信号波
形、ＲＱＥＮＢ＋は第２図の信号線／Ｏ３上の信号波形
、Ｑは第２図の信号線／Ｏ４上の信号波形、ＡＤＭＲＱ
＋は第２図の信号線／Ｏ５上の信号波形、ＢＤＭＲＱ＋
は第２図の信号線／Ｏ６上の信号波形、ＥＮＡＢＬ−は
第２図の信号線／Ｏ７上の信号波形である。
第１図において、工／Ｏアダプタ３によってＩ／Ｏ装置
４と主記憶装置１との間におけるデータ転送が制御され
る場合には、最初に第２図のデータ転送制御回路５から
信号線／Ｏ２へＤＭＡサービス要求（ＤＭＡＲ＋）が送
出される。ＤＭＡサービス要求はタイミングモニタ回路
６に送出され、タイミングモニタ回路６はこれが不正な
要求であるか、あるいは正当な要求であるかを判別する
。
４と主記憶装置１との間におけるデータ転送が制御され
る場合には、最初に第２図のデータ転送制御回路５から
信号線／Ｏ２へＤＭＡサービス要求（ＤＭＡＲ＋）が送
出される。ＤＭＡサービス要求はタイミングモニタ回路
６に送出され、タイミングモニタ回路６はこれが不正な
要求であるか、あるいは正当な要求であるかを判別する
。
不正な要求である場合には、第３図の位相■に示すよう
に信号線／Ｏ５を介してＤＭＡ制御回路７へ送出される
ＤＭＡサービス要求ＡＤＭＲＱ＋を押え、代シに信号線
／Ｏ６上のＢＤＭＲＱ十によシ読出し／書込み制御回路
８を駆動する。これによって疑似読出し、または疑似書
込みが実行され、データ転送制御回路５からのＤＭＡサ
ービス要求が消去される。
に信号線／Ｏ５を介してＤＭＡ制御回路７へ送出される
ＤＭＡサービス要求ＡＤＭＲＱ＋を押え、代シに信号線
／Ｏ６上のＢＤＭＲＱ十によシ読出し／書込み制御回路
８を駆動する。これによって疑似読出し、または疑似書
込みが実行され、データ転送制御回路５からのＤＭＡサ
ービス要求が消去される。
ここで、タイミングモニタ回路６による不正なりＭＡサ
サ−ス要求と正当なりＭＡササ−ス要求との判別方法の
一例を示すと以下のようになる。
サ−ス要求と正当なりＭＡササ−ス要求との判別方法の
一例を示すと以下のようになる。
すなわち、データ転送制御回路５から信号線／Ｏ２へ送
出されたＤＭＡサービス要求（ＤＭＡＲ＋ ）はタイミ
ングモニタ回路６に加えられ、内部のＮＡＮＤゲート９
の一方の入力端子に加えられる。さて、タイマカウンタ
１５の出力はインバータ１４によシ反転され、インバー
タ１４により信号線／Ｏ３上にＲＱＥＮＢ＋が得られる
。ＲＱＥＮＢ＋けＮＡＮＤゲート９の他方の入力端子に
加えられ、内入力信号間で一致がとられる。−散出力に
よりフリップフロップ１１がセットされる。
出されたＤＭＡサービス要求（ＤＭＡＲ＋ ）はタイミ
ングモニタ回路６に加えられ、内部のＮＡＮＤゲート９
の一方の入力端子に加えられる。さて、タイマカウンタ
１５の出力はインバータ１４によシ反転され、インバー
タ１４により信号線／Ｏ３上にＲＱＥＮＢ＋が得られる
。ＲＱＥＮＢ＋けＮＡＮＤゲート９の他方の入力端子に
加えられ、内入力信号間で一致がとられる。−散出力に
よりフリップフロップ１１がセットされる。
タイマカウンタ１５はＤＭＡ制御回路７へのＤＭＡサー
ビス要求（ＡＤＭＲＱ＋ ’）が信号線／Ｏ５上に発生
する度にセットしなおされ、一定時間を経過した後にデ
ータ転送制御回路５からのＤＭＡサービス要求をイネー
ブルする。上記の一定時間を経過しないうちにＤＭＡサ
ービス要求が発生したならば、ＡＮＤゲート１３によっ
てフリップフロップ１１の回出力と信号線／Ｏ２上のＤ
ＭＡサービス要求信号（ＤＭＡＲ＋）との一致を求め、
読出し／書込み制御回路８の駆動信号（ＢＤＭＲＱ＋）
を信号線／Ｏ６上に発生する。これによって、データ転
送制御回路５から信号線／Ｏ２上に送出、されたＤＭＡ
サービス要求をそのまま消去することができる。
ビス要求（ＡＤＭＲＱ＋ ’）が信号線／Ｏ５上に発生
する度にセットしなおされ、一定時間を経過した後にデ
ータ転送制御回路５からのＤＭＡサービス要求をイネー
ブルする。上記の一定時間を経過しないうちにＤＭＡサ
ービス要求が発生したならば、ＡＮＤゲート１３によっ
てフリップフロップ１１の回出力と信号線／Ｏ２上のＤ
ＭＡサービス要求信号（ＤＭＡＲ＋）との一致を求め、
読出し／書込み制御回路８の駆動信号（ＢＤＭＲＱ＋）
を信号線／Ｏ６上に発生する。これによって、データ転
送制御回路５から信号線／Ｏ２上に送出、されたＤＭＡ
サービス要求をそのまま消去することができる。
一方、フリップフロップ１１のＱ出力と、データ転送制
御回路５から信号線／Ｏ２上に送出されたＤＭＡサービ
ス要求（ＤＭＡＲ＋ ）とけＡＮＤゲート／Ｏによって
論理積演算されるが、この時に上記両者は一致せず、Ｄ
ＭＡ制御回路ＴへのＤＭＡサービス要求信号（ＡＤＭＲ
Ｑ＋ ）は信号線／Ｏ５上で１１′とはならない。
御回路５から信号線／Ｏ２上に送出されたＤＭＡサービ
ス要求（ＤＭＡＲ＋ ）とけＡＮＤゲート／Ｏによって
論理積演算されるが、この時に上記両者は一致せず、Ｄ
ＭＡ制御回路ＴへのＤＭＡサービス要求信号（ＡＤＭＲ
Ｑ＋ ）は信号線／Ｏ５上で１１′とはならない。
なお、本実施例においてはタイマカウンタ１５は一定時
間を８個のクロックパルスによってカウントして設定し
ているが、この値は自由に設定することかできる。また
、タイマカウンタ１５はＤＭＡ制御回路７へのＤＭＡサ
ービス要求信号（ＡＤＭＲＱ＋ ）をインバータ１２に
よって反転させて得た信号、または信号線／ＯＢ上のシ
ステムリセット信号（ＲＥＳＥＴ−）によってリセット
し、フリップフロップ１１は上記信号線／Ｏ５上のＤＭ
Ａサービス要求ＡＤＭＲＱ＋の反転信号の立上り、また
は上記システムリセット信号（ＲＥＳＥＴ−）によって
リセットしているが、これらは−例として示したにすぎ
ない。 １５、（発明
の効果） 以上説明したように本発明には、不正なりＭＡ要求を判
別するためにタイミングモニタ回路を備え、不正なりＭ
Ａ要求を取消すために疑似読出し／書込み回路を備える
ことによ、ｊり、ＤＭＡの誤動作をなくしてプログラム
の実行性能を大幅に高めることができると云う効果があ
る。
間を８個のクロックパルスによってカウントして設定し
ているが、この値は自由に設定することかできる。また
、タイマカウンタ１５はＤＭＡ制御回路７へのＤＭＡサ
ービス要求信号（ＡＤＭＲＱ＋ ）をインバータ１２に
よって反転させて得た信号、または信号線／ＯＢ上のシ
ステムリセット信号（ＲＥＳＥＴ−）によってリセット
し、フリップフロップ１１は上記信号線／Ｏ５上のＤＭ
Ａサービス要求ＡＤＭＲＱ＋の反転信号の立上り、また
は上記システムリセット信号（ＲＥＳＥＴ−）によって
リセットしているが、これらは−例として示したにすぎ
ない。 １５、（発明
の効果） 以上説明したように本発明には、不正なりＭＡ要求を判
別するためにタイミングモニタ回路を備え、不正なりＭ
Ａ要求を取消すために疑似読出し／書込み回路を備える
ことによ、ｊり、ＤＭＡの誤動作をなくしてプログラム
の実行性能を大幅に高めることができると云う効果があ
る。
第１図は、本発明によるＩ／Ｏアダプタの接続例を示す
ブロック図である。 第２図は、本発明によるＩ／Ｏアダプタの一実施例の一
部分を示すブロック図である。 第３図は、第２図のＩ／Ｏアダプタの各部の信号波形を
示すタイミング図である。 １・・・主記憶装置 ２・・・中央処理装置 ３・・・Ｉ／Ｏアダプタ ４１．４２・・・Ｉ／Ｏ装置 ５・・・データ転送制御回路 ６・・・タイミングモニタ回路 ７・・・ＤＭＡ制御回路 ８・・・読出し／書込み回路 ９・・・ＮＡＮＤゲート ／Ｏ．１３．１６．１９・・・ＡＮＤゲート１１・・・
７リツプフロツプ １２．１４．１Ｔ・・中インバータ １５・・・タイマカウンタ １Ｂ・・・ＡＮＤ／ＯＲゲート ／Ｏ０・・・パス ／Ｏ１〜／Ｏ８・・・信号線
ブロック図である。 第２図は、本発明によるＩ／Ｏアダプタの一実施例の一
部分を示すブロック図である。 第３図は、第２図のＩ／Ｏアダプタの各部の信号波形を
示すタイミング図である。 １・・・主記憶装置 ２・・・中央処理装置 ３・・・Ｉ／Ｏアダプタ ４１．４２・・・Ｉ／Ｏ装置 ５・・・データ転送制御回路 ６・・・タイミングモニタ回路 ７・・・ＤＭＡ制御回路 ８・・・読出し／書込み回路 ９・・・ＮＡＮＤゲート ／Ｏ．１３．１６．１９・・・ＡＮＤゲート１１・・・
７リツプフロツプ １２．１４．１Ｔ・・中インバータ １５・・・タイマカウンタ １Ｂ・・・ＡＮＤ／ＯＲゲート ／Ｏ０・・・パス ／Ｏ１〜／Ｏ８・・・信号線
Claims (1)
- 中央処理装置ならびに主記憶装置に対してバスを介して
接続されていてＩ／Ｏ装置を制御するためのＩ／Ｏ制御
アダプタであつて、データの読出し／書込みをＤＭＡモ
ードで実行する場合に発生するＤＭＡサービス要求が正
常要求であるか、あるいは不正要求であるかを判定する
ため、前記ＤＭＡサービス要求の発生間隔を監視し、一
定間隔を外れた前記ＤＭＡサービス要求を前記不正要求
であるとみなすためのタイミングモニタ回路と、前記Ｄ
ＭＡサービス要求が不正要求であつた場合にＤＭＡを動
作させることなく、いつたん発生した前記不正要求を消
去するための読出し／書込み制御回路とを具備して構成
したことを特徴とするＩ／Ｏアダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233794A JPS61112267A (ja) | 1984-11-06 | 1984-11-06 | Ｉ／ｏアダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233794A JPS61112267A (ja) | 1984-11-06 | 1984-11-06 | Ｉ／ｏアダプタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112267A true JPS61112267A (ja) | 1986-05-30 |
Family
ID=16960670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59233794A Pending JPS61112267A (ja) | 1984-11-06 | 1984-11-06 | Ｉ／ｏアダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112267A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02210569A (ja) * | 1989-02-10 | 1990-08-21 | Nec Corp | バス調停装置 |
-
1984
- 1984-11-06 JP JP59233794A patent/JPS61112267A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02210569A (ja) * | 1989-02-10 | 1990-08-21 | Nec Corp | バス調停装置 |
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