JPS6111488B2 - - Google Patents
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- Publication number
- JPS6111488B2 JPS6111488B2 JP4697178A JP4697178A JPS6111488B2 JP S6111488 B2 JPS6111488 B2 JP S6111488B2 JP 4697178 A JP4697178 A JP 4697178A JP 4697178 A JP4697178 A JP 4697178A JP S6111488 B2 JPS6111488 B2 JP S6111488B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- signal
- input
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Description
【発明の詳細な説明】
本発明は、交流回路の論理回路、特に、論理和
（オア）回路に関するもので、その目的とすると
ころは、交流で論理回路を構成した際の一方の交
流入力信号で、他方の交流入力端子が励磁され
る、入力端子相互のまわり込み電流をなくし、簡
素な回路構成の論理和回路を提供するものであ
る。
（オア）回路に関するもので、その目的とすると
ころは、交流で論理回路を構成した際の一方の交
流入力信号で、他方の交流入力端子が励磁され
る、入力端子相互のまわり込み電流をなくし、簡
素な回路構成の論理和回路を提供するものであ
る。
一般に、論理回路は直流回路で構成されてい
る。これは、回路構成上、直流回路が論理をとり
易いこと、直流回路で構成した方が、上述の問題
点にあるように、入力端子相互での廻り込み電流
が容易に遮断できること、更に、直流回路で構成
した方が回路が簡素であるという理由によるもの
である。しかして、一般に制御装置で用いられる
論理は、入力情報が交流で、出力に接続される負
荷も交流であるという場合が多くなる。この場
合、従来知られている方法によれば、交流入力信
号を先ず直流にして論理回路を構成し、そして、
論理出力により、リレー又はトライアツクなどを
駆動し、再び交流にし、負荷を制御する手段がと
られる。
る。これは、回路構成上、直流回路が論理をとり
易いこと、直流回路で構成した方が、上述の問題
点にあるように、入力端子相互での廻り込み電流
が容易に遮断できること、更に、直流回路で構成
した方が回路が簡素であるという理由によるもの
である。しかして、一般に制御装置で用いられる
論理は、入力情報が交流で、出力に接続される負
荷も交流であるという場合が多くなる。この場
合、従来知られている方法によれば、交流入力信
号を先ず直流にして論理回路を構成し、そして、
論理出力により、リレー又はトライアツクなどを
駆動し、再び交流にし、負荷を制御する手段がと
られる。
本発明は、上記の欠点を解消すべく、PNPトラ
ンジスタ、NPNトランジスタをエミツタ共通接
続で用い、それぞれのトランジスタのコレクタ端
子にダイオードで結合して交流論理をとり、入力
交流信号相互の廻り込みがなく、簡素な交流論理
和回路を提供するものである。以下図面に従い本
発明を詳述する。
ンジスタ、NPNトランジスタをエミツタ共通接
続で用い、それぞれのトランジスタのコレクタ端
子にダイオードで結合して交流論理をとり、入力
交流信号相互の廻り込みがなく、簡素な交流論理
和回路を提供するものである。以下図面に従い本
発明を詳述する。
第１図ａにおいて、１，２は交流入力信号で入
力端子Ａ，Ｂに接続されている。３，４，５，６
はダイオードで、Ａ，Ｂそれぞれの入力端子に係
合するように接続されている。７は抵抗器、８，
１２はダイオードで、後述するトランジスタのベ
ース、エミツタ間に逆並列に接続されている。１
１は抵抗器、９はNPNトランジスタで、そのベ
ースと交流電源１３の間に低抗７が接続されてい
る。１０はPNPトランジスタで、そのベースと交
流電源１３の間に低抗１１が接続されている。１
８は交流電源である。Ｙは論理出力端子で、トラ
ンジスタ１０、トランジスタ９のエミツタ端子を
共通接続した点に接続されている。
力端子Ａ，Ｂに接続されている。３，４，５，６
はダイオードで、Ａ，Ｂそれぞれの入力端子に係
合するように接続されている。７は抵抗器、８，
１２はダイオードで、後述するトランジスタのベ
ース、エミツタ間に逆並列に接続されている。１
１は抵抗器、９はNPNトランジスタで、そのベ
ースと交流電源１３の間に低抗７が接続されてい
る。１０はPNPトランジスタで、そのベースと交
流電源１３の間に低抗１１が接続されている。１
８は交流電源である。Ｙは論理出力端子で、トラ
ンジスタ１０、トランジスタ９のエミツタ端子を
共通接続した点に接続されている。
第１図ｂは本発明第１図ａの回路を一般の論理
回路記号で示したもので、第１図ａの回路はオア
回路である。
回路記号で示したもので、第１図ａの回路はオア
回路である。
上記の構成において動作を説明する。交流電源
１３と、入力端子Ａ，Ｂの信号および、出力端子
〓〓〓〓
Ｙの信号関係が第２図に示されている。第２図と
対照して説明を行う。第２図には、入力端子Ａに
信号が発生し、入力端子Ｂには信号のない状態を
示している。入力端子Ａに回路入力信号１より信
号が発生し、t0からt1で示す正のサイクルは、ダ
イオード３を通じ、トランジスタ９のコレクタに
与えられている。一方、トランジスタ９のベース
には抵抗７を通じ、正の電圧が印加されており、
トランジスタ９のベース電流は交流電源１３→低
抗７→トランジスタ９のベース・エミツタ間→出
力端子Ｙ→出力端子Ｙに接続される負荷（図示し
ていない）へ流れ、トランジスタ９はオンし、第
３図のＹのt0からt1に示すように出力電圧が発生
する。
１３と、入力端子Ａ，Ｂの信号および、出力端子
〓〓〓〓
Ｙの信号関係が第２図に示されている。第２図と
対照して説明を行う。第２図には、入力端子Ａに
信号が発生し、入力端子Ｂには信号のない状態を
示している。入力端子Ａに回路入力信号１より信
号が発生し、t0からt1で示す正のサイクルは、ダ
イオード３を通じ、トランジスタ９のコレクタに
与えられている。一方、トランジスタ９のベース
には抵抗７を通じ、正の電圧が印加されており、
トランジスタ９のベース電流は交流電源１３→低
抗７→トランジスタ９のベース・エミツタ間→出
力端子Ｙ→出力端子Ｙに接続される負荷（図示し
ていない）へ流れ、トランジスタ９はオンし、第
３図のＹのt0からt1に示すように出力電圧が発生
する。
次にt1からt2に示す負のサイクルにおいては、
交流入力信号１から発生した信号は、ダイオード
５を通じ、トランジスタ１０のコレクタに与えら
れている。一方、トランジスタ１０のベースには
抵抗１１を通じ、負の電圧が印加されており、ト
ランジスタ１０のベース電流は、出力端子Ｙに接
続される負荷（図示していない）→トランジスタ
１０のエミツタ．ベース→抵抗１１→交流電源１
３に流れ、トランジスタ１０はオンし、第３図の
Ｙのt1からt2に示す出力電圧が発生する。
交流入力信号１から発生した信号は、ダイオード
５を通じ、トランジスタ１０のコレクタに与えら
れている。一方、トランジスタ１０のベースには
抵抗１１を通じ、負の電圧が印加されており、ト
ランジスタ１０のベース電流は、出力端子Ｙに接
続される負荷（図示していない）→トランジスタ
１０のエミツタ．ベース→抵抗１１→交流電源１
３に流れ、トランジスタ１０はオンし、第３図の
Ｙのt1からt2に示す出力電圧が発生する。
ここで本発明の特徴であ交流信号の廻り込みの
禁止について述べる。前述の動作で述べたとう
り、入力端子Ａには信号が発生し、Ｂには発生し
ていない。従つて入力端子Ａからの信号は、入力
端子Ｂに干渉しないようになつている。この動作
を述べる。t0からt1の正のサイクルでは、入力端
子Ａに発生した信号はダイオード３および、トラ
ンジスタ９を通じ、出力端子Ｙに正の電圧が発生
している。このとき、交流入力信号１が、仮に交
流電源１３より電圧が高くなつても、トランジス
タ９のベース電圧は、交流電源１３で決定されて
おり、トランジスタ９はエミツタホロワ動作をし
ているので、出力端子Ｙの電圧は、交流電源１３
の電圧より高くなることはない。従つて、トラン
ジスタ１０はベース・エミツタが逆バイアスされ
てオフ状態にあるので、トランジスタ９のエミツ
タに発生した電圧はトランジスタ１０のコレクタ
に発生することはない。次に、t1からt2の負のサ
イクルにおいてもトランジスタ９がオフし、トラ
ンジスタ１０がオンし、トランジスタ１０のエミ
ツタに発生した負電圧がトランジスタ９のコレク
タに発生することはない。従つて、交流信号１か
らの信号が交流信号２へ廻り込み干渉を与えるこ
とはない。
禁止について述べる。前述の動作で述べたとう
り、入力端子Ａには信号が発生し、Ｂには発生し
ていない。従つて入力端子Ａからの信号は、入力
端子Ｂに干渉しないようになつている。この動作
を述べる。t0からt1の正のサイクルでは、入力端
子Ａに発生した信号はダイオード３および、トラ
ンジスタ９を通じ、出力端子Ｙに正の電圧が発生
している。このとき、交流入力信号１が、仮に交
流電源１３より電圧が高くなつても、トランジス
タ９のベース電圧は、交流電源１３で決定されて
おり、トランジスタ９はエミツタホロワ動作をし
ているので、出力端子Ｙの電圧は、交流電源１３
の電圧より高くなることはない。従つて、トラン
ジスタ１０はベース・エミツタが逆バイアスされ
てオフ状態にあるので、トランジスタ９のエミツ
タに発生した電圧はトランジスタ１０のコレクタ
に発生することはない。次に、t1からt2の負のサ
イクルにおいてもトランジスタ９がオフし、トラ
ンジスタ１０がオンし、トランジスタ１０のエミ
ツタに発生した負電圧がトランジスタ９のコレク
タに発生することはない。従つて、交流信号１か
らの信号が交流信号２へ廻り込み干渉を与えるこ
とはない。
以上述べたように、本発明の交流論理和回路に
よれば、入力交流信号相互の廻り込み電流による
干渉がなく、一旦直流にして論理をとり、再び交
流信号にすると云つた手段を用いることなく、簡
素な構成でもつて交流信号のまま直接論理和出力
を得ることができるものである。
よれば、入力交流信号相互の廻り込み電流による
干渉がなく、一旦直流にして論理をとり、再び交
流信号にすると云つた手段を用いることなく、簡
素な構成でもつて交流信号のまま直接論理和出力
を得ることができるものである。
第１図ａは本発明の一実施例を示す電気結線
図、第１図ｂは第１図の電気結線図を論理記号で
示した回路図、第２図は第１図の動作を示す波形
図である。 ３，４，５，６……ダイオード、７，１１……
抵抗、９，１０……トランジスタ、Ａ，Ｂ……入
力端子、Ｙ……出力端子。 〓〓〓〓
図、第１図ｂは第１図の電気結線図を論理記号で
示した回路図、第２図は第１図の動作を示す波形
図である。 ３，４，５，６……ダイオード、７，１１……
抵抗、９，１０……トランジスタ、Ａ，Ｂ……入
力端子、Ｙ……出力端子。 〓〓〓〓
Claims (1)
- １ PNPトランジスタとNPNトランジスタのエ
ミツタを共通接続し、このそれぞれのトランジス
タのベース端子は抵抗を介し交流電源に接続し、
それぞれのコレクタ端子に論理入力数に相当する
複数のダイオードの一端を共通接続し、このダイ
オードの他端は前記PNPトランジスタ、NPNト
ランジスタのコレクタ端子側に各々対応するよう
各々共通接続して論理入力端子とし、前記PNPト
ランジスタとNPNトランジスタのエミツタ共通
接続端を出力端子としてなる交流論理和回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4697178A JPS54138364A (en) | 1978-04-19 | 1978-04-19 | Alternating current logical sum circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4697178A JPS54138364A (en) | 1978-04-19 | 1978-04-19 | Alternating current logical sum circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54138364A JPS54138364A (en) | 1979-10-26 |
| JPS6111488B2 true JPS6111488B2 (ja) | 1986-04-03 |
Family
ID=12762133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4697178A Granted JPS54138364A (en) | 1978-04-19 | 1978-04-19 | Alternating current logical sum circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54138364A (ja) |
-
1978
- 1978-04-19 JP JP4697178A patent/JPS54138364A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54138364A (en) | 1979-10-26 |
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