JPS611149A - 通信処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はデータ通信用の通信処理装置に関するものであ
る。

〔従来技術〕

従来のこの種の通信処理装置の一般的な構成例を第１図
に示し説明すると、１は主制御部、２は主記憶部、３は
バス、４１１４２・・・４ｎは主制御部１の指示のもと
に主記憶部２との間で自律的にデータ転送を行う回線制
御部である。

このように構成された通信処理装置の動作は一般によく
知られているので、その詳細な説明は省略するが、主制
御部１よシ送信指示を受けると回線制御部４１〜４ｎは
主記憶部２に対してメモリ要求を出し、その許可を受け
るとバス３を介して主記憶部２に対して主記憶の読み出
しを指示し、また、主制御部１より受信指示を受け、回
線よシデータを受信すると、回線制御部４１〜４ｎは主
記憶部２に対して書き込み指示を行う。

しかしながら、このような通信処理装置においては、回
線へ送出するデータのチェックビットの生成、付加およ
び回線よシ受信したデータのチェックビットの分類、検
査を回線制御部４１〜４ｎの送受信部で行なっていた。

このため、回線上で発生するエラーの検出は可能であっ
たが、装置内部ではデータにチェックビットが付加され
ていないため、装置障害によるデータ誤まシ、または、
障害となった回線制御部の交換時に発生するバス３上の
ノイズが他の正常な回線制御部の動作に影響を与えたこ
とを検出することができないという欠点があった。

〔発明の目的および構成〕

本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は回線上ばかシでなく装置内部のエラーおよびパッケー
ジ交換時のノイズなど保守時の一時的表障害の影響を除
いて、システムの信頼性を向上することができる通信処
理装置を提供することにある。

このような目的を達成するため、本発明は、主記憶部に
、転送データおよび主制御部のプログラムを格納する主
記憶回路とこの主記憶回路からデータを入力とし、フレ
ームチェックシーケンス演算を行うＦＣＳ演算回路と回
線対応に上記ＦＣＳ演算回路によって得られたＦＣＳ演
算結果を格納す゛るレジスタとを備え、回線へ送出する
データのチェックビットの生成および回線から受信した
データのチェックビットの検査を上記主記憶部で行い得
るようにしたものである。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第２図は本発明実施例における回線上のフレーム構成を
示す説明図である。本発明の理解を容易にするため、ま
ず、これについて説明する。

この第２図において、Ｆはフラグノ（ターンでおりフレ
ームの開始と終了を示す）（ターン（’０１１１１１１
０’　）である。Ａはアドレス、Ｃはコマンド、ＤＡＴ
Ａは転送データ示す。そして、Ｆｅ２はフレームチェッ
クシーケンス　（Ｆｒａｍｅ　Ｃｈｓｃｋ　　５ｅｑｕ
ｅｎｃｅ）であシチェックビットでらる０ 第３図は本発明による通信処理装置の一実施例を示すブ
ロック図である。

この第３図において第１図と同一符号のものは相当部分
を示し、２ａは転送データおよび主制御部１のプログラ
ムを格納する主記憶回路、２ｂはこの主記憶回路２ａか
らデータを入力としＦＣＳ演算を行うＦＣＳ演算回路、
２Ｃは回線対応に上記ＦＣＳ演算回路２ｂによって得ら
れた演算結果（剰余）を格納するＦＣＳレジスタである
。５はデータバス、６はアドレスバス、７は制御ハスで
アシ主記憶部２ヘアクセスする回線制御部４１〜４ｎの
アドレスおよびデータの開始、終了を回線制御部４１〜
４ｎよシ主記憶部２へ通知するバスである。

そして、回線へ送出するデータのチェックビットの生成
および回線から受信したデータのチェックビットの検査
を主記憶部２で行うように構成されている。

つぎにこの第３図に示す実施例の動作を気送信動作〃と
気受信動作“　にわけて説明する。

まず、送信動作について説明する。

主制御部１より送信指示を受けると、回線制御部４１〜
４ｎは主記憶回路２ａに対してメモリ要求を出し、その
許可を受けると制御ノ（スＴに回線アドレスおよび開始
指示を出し、アドレスノ（ス６にメモリアドレスを出し
て主記憶部２に対して記憶の読み出しを指示する。そし
て、主記憶部２は開始指示および回線アドレスよシ該当
するＦＣＳレジスタｚｅの初期設定を行い、主記憶回路
２ａよりデータ１バイトを読み出してデータバス５経出
で回線制御部４、〜４ｎヘデータを送ると共に、ＦＣＳ
演算回路２ｂにデータを入力し、ＦＣＳレジスタ２Ｃの
内容とともにＦＣＳ演算を行って、その結果を再びＦＣ
Ｓレジスタ２Ｃに格納する。

そして、回線制御部４．−５４ｎは最初の１〕くイトを
回線へ送出すると、次の１バイトのメモリ要求を出し、
主制御部１はＦＣＳレジスタ２Ｃの初期設定を行なわず
に最初の１バイトと同じ動作を行う。以下、必要バイト
数以上の動作を繰シ返し、最終バイトのメモリ要求後、
回線制御部４　＋　＝　４　ｎは制御バス７に終了指示
を出して、Ｆｅ２　の演算結果の要求を出して、２バイ
トのＦｅ２　を受は取って、回線へ送出する。

つぎに、受信動作について説明する。

主制御部１よシ受信指示を受け、回線よシデータを受信
すると、回線制御部４１〜４ｎは主記憶部２に対して、
制御バス１に回線アドレスおよび開始指示を、アドレス
バス６にメ雪リアドレスを、データバス５にデータをそ
れぞれ出力し、主記憶回路２ａへ書き込み指示を行う。

そして、主記憶部２は開始指示および回線アドレスよシ
、該当するＦＣＳレジスタ２ｃの初期設定を行った後、
主記憶回路２ａヘデータ１バイトを格納すると同時にデ
ータをＦＣＳレジスタ２ｃへ入力し、このＦＣＳレジス
タ２ｃの内容と演算して再びＦＣＳレジスタ２ｃに格納
する。

そして、２バイト以降のデータに対して、主記憶部２は
ＦＣＳレジスタ２ｃの初期設定を行なわずに上記動作を
繰り返し、最終バイトのメモリ要求後回線制御部４１〜
４ｎは制御バスＴに終了指示を出して主記憶部２に対し
てＦＣＳ演算結果の照合を指示する。そして、主記憶部
２はＦｅ２　　の演算結果を回線制御部４、〜４ｎへ通
知し、この回線制御部４□〜４ｎは終了割込みとともに
主制御部１に対してＦＣＳ演算結果の通知を行う。

そして、主制御部１は受信に関してＦｅ２　が正常であ
ればその旨相手局へ送信し、非正常であれば相手局に対
して再送要求を出して、再送してもらう。

このように、従来、回線制御部内に設けていた回線へ送
出するデータのチェックビットの生成。

付加機能および回線からのデータのチェックビットの分
離、検査機能を主記憶部内に備えることによシ、回線お
よび装置内部の一時的障害に対しては再送手頴によシ誤
シ回復を行ない、定常的な障害に対してはその検出を行
ない、信頼性の高いシステムを実現することができる。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、複雑
な手段を用いることなく、回線へ送出するデータのチェ
ックビットの生成および回線から受信したデータのチェ
ックビットの検査を主記憶部にて行う簡単な構成によっ
て、回線上ばかシでなく装置内部のエラーおよびパッケ
ージ交換時ノノイズなど保守時の一時的な障害の影響を
除いてシステムの信頼性を向上することができるので、
実用上の効果は極めて犬でちる。

【図面の簡単な説明】

第１図は従来の一般的な通信処理装置の構成例を示すブ
ロック図、第２図は本発明の実施例における回線上のフ
レーム構成例を示す説明図、第３図は本発明による通信
処理装置の一実施例を示すブロック図である。 １・・・・主制御部、２ゆ・・・主記憶部、２ａｅ・―
・主記憶回路、２ｂ　・・・・ＦＣＳ演期路、２ｃ　φ
・・・ＦＣＳレジスタ、４１〜４ｎ　・ｅ・拳回線制御
部。

Claims (1)

【特許請求の範囲】
1. 主制御部と主記憶部および前記主制御部の指示のもとに
   前記主記憶部との間で自律的にデータの転送を行う回線
   制御部からなる通信処理装置において、前記主記憶部に
   、転送データおよび前記主制御部のプログラムを格納す
   る主記憶回路とこの主記憶回路からデータを入力としフ
   レームチェックシーケンス演算を行うＦＣＳ演算回路と
   回線対応に前記ＦＣＳ演算回路によつて得られたＦＣＳ
   演算結果を格納するレジスタとを備え、回線へ送出する
   データのチェックビットの生成および回線から受信した
   データのチェックビットの検査を前記主記憶部で行い得
   るようにしたことを特徴とする通信処理装置。