JPS61120478A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61120478A JPS61120478A JP59241896A JP24189684A JPS61120478A JP S61120478 A JPS61120478 A JP S61120478A JP 59241896 A JP59241896 A JP 59241896A JP 24189684 A JP24189684 A JP 24189684A JP S61120478 A JPS61120478 A JP S61120478A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- zener diode
- diffused
- embedded
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/617—Combinations of vertical BJTs and only diodes
Landscapes
- Bipolar Integrated Circuits (AREA)
- Element Separation (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明は半導体集積回路に設けられるツェナーダイオー
ドの改良に関する。
ドの改良に関する。
（従来技術とその問題点）
第３図は半導体集積回路の機能素子としてツェナーダイ
オードとＮＰＮ トランジスタを備えた従来周知の半導
体集積回路構成を示した断面図である。このような集積
回路を製造するには通常主に次のような手順による。そ
の要点を第３図を参照して述べると、Ｐ型半導体基板１
にＰ＋型分離埋込層２とＮ＋＋埋込層３を拡散した後Ｎ
型エピタキシアル層４を成長させ、次にＰ１型分離埋込
層２の上にＰ＋型分離拡散層５を設けこの両者による分
離領域を形成する。ツェナーダイオードとＮＰＮ ）
ランジスタはそれぞれこれらの分離領域によってできた
Ｎ型エピタキシアル層４の島の中に、ツェナーダイオー
ドのアンードとなるＰ＋型拡散層６α。
オードとＮＰＮ トランジスタを備えた従来周知の半導
体集積回路構成を示した断面図である。このような集積
回路を製造するには通常主に次のような手順による。そ
の要点を第３図を参照して述べると、Ｐ型半導体基板１
にＰ＋型分離埋込層２とＮ＋＋埋込層３を拡散した後Ｎ
型エピタキシアル層４を成長させ、次にＰ１型分離埋込
層２の上にＰ＋型分離拡散層５を設けこの両者による分
離領域を形成する。ツェナーダイオードとＮＰＮ ）
ランジスタはそれぞれこれらの分離領域によってできた
Ｎ型エピタキシアル層４の島の中に、ツェナーダイオー
ドのアンードとなるＰ＋型拡散層６α。
ＮＰＮ ）ランジスタのベースとなるＰ＋型拡散層６
ｂを同時拡散して形成し、さらにツェナーダイオードの
カソードとなるＮ型拡散層７１！、 ＮＰＮ ）ラ
ンジスタのエミッタとなるＮ１型拡散Ｎ７ｂを同時拡散
して形成することにより得られる。なおこれに先立ちＮ
ＰＮ ）ランジスタ側にはコレクタウオール拡散層８
が埋込層３に施されその上にＮ＋型型数散層７α？Ａを
形成するとき同時にコレクタ７ｃが設けられる。またこ
れらの過程にはバターニングのための酸化膜付けや開口
などが附随するが説明を省き、第３図には最終的な表面
保護酸化膜９を表わしである。
ｂを同時拡散して形成し、さらにツェナーダイオードの
カソードとなるＮ型拡散層７１！、 ＮＰＮ ）ラ
ンジスタのエミッタとなるＮ１型拡散Ｎ７ｂを同時拡散
して形成することにより得られる。なおこれに先立ちＮ
ＰＮ ）ランジスタ側にはコレクタウオール拡散層８
が埋込層３に施されその上にＮ＋型型数散層７α？Ａを
形成するとき同時にコレクタ７ｃが設けられる。またこ
れらの過程にはバターニングのための酸化膜付けや開口
などが附随するが説明を省き、第３図には最終的な表面
保護酸化膜９を表わしである。
一方第３図の構成と異なり、ツェナーダイオードの表面
の不純物濃度を高めて第３図に示したものより低い降伏
電圧をもったツェナーダイオードを得ようとするときは
、第４図に示したように、Ｐ型分離埋込層２とＰ型分離
拡散層５からなる分離領域の中にＰ型拡散層６αとＮ型
拡散層７αを設けた構造とすることも知られている。こ
の場合ＮＰＮ ）ランジスタ側は第３図と変わる所は
ない。
の不純物濃度を高めて第３図に示したものより低い降伏
電圧をもったツェナーダイオードを得ようとするときは
、第４図に示したように、Ｐ型分離埋込層２とＰ型分離
拡散層５からなる分離領域の中にＰ型拡散層６αとＮ型
拡散層７αを設けた構造とすることも知られている。こ
の場合ＮＰＮ ）ランジスタ側は第３図と変わる所は
ない。
このように半導体集積回路に形成されるツェナーダイオ
ードはＮ型エピタキシアル層の島の中もしくはＰ型分離
領域内にＮＰＮ ）ランジスタの形成と同一工程で所
望のツェナー特性が得られるようにつくられる。
ードはＮ型エピタキシアル層の島の中もしくはＰ型分離
領域内にＮＰＮ ）ランジスタの形成と同一工程で所
望のツェナー特性が得られるようにつくられる。
しかしながら、以上のような構造をもったツェナーダイ
オードはいずれの場合も最も不純物濃度の高い表面部に
ＰＭ接合が存在するために表面部でツェナー降伏が起き
やすい。表面にｐ＋ ａ＋層接合もつツェナーダイオー
ドはツェナー降伏を生じた場合に醇化膜中の汚染不純物
や酸化膜表面の電荷に感じやすく、このことがツェナー
降伏電圧のばらつきの要因となり、また通電時にはこの
ツェナーダイオードの表面近傍のアクセプタイオンが酸
化膜に捕獲され表面濃度が減少するために、ツェナー降
伏電圧が上昇するなどの欠点がある。
オードはいずれの場合も最も不純物濃度の高い表面部に
ＰＭ接合が存在するために表面部でツェナー降伏が起き
やすい。表面にｐ＋ ａ＋層接合もつツェナーダイオー
ドはツェナー降伏を生じた場合に醇化膜中の汚染不純物
や酸化膜表面の電荷に感じやすく、このことがツェナー
降伏電圧のばらつきの要因となり、また通電時にはこの
ツェナーダイオードの表面近傍のアクセプタイオンが酸
化膜に捕獲され表面濃度が減少するために、ツェナー降
伏電圧が上昇するなどの欠点がある。
（発明の目的）
本発明の目的は上述の欠点を除去しツェナーダイオード
の降伏電圧のばらつきや通電によるドリフトを低減させ
た半導体集積回路を提供することにある。
の降伏電圧のばらつきや通電によるドリフトを低減させ
た半導体集積回路を提供することにある。
（発明の要点）
本発明はツェナーダイオードの降伏電圧を決定する接合
を基板内部でｒ型埋込層とＰ＋＋離埋込層もしくはＰ分
離拡蔽層のいずれか一方と形成することにより、この接
合部に表面の彰響が及ぶことなく、ツェナー降伏電圧の
ばらつきや通電時のドリフトを減少させるようにしたも
のである。
を基板内部でｒ型埋込層とＰ＋＋離埋込層もしくはＰ分
離拡蔽層のいずれか一方と形成することにより、この接
合部に表面の彰響が及ぶことなく、ツェナー降伏電圧の
ばらつきや通電時のドリフトを減少させるようにしたも
のである。
（発明の実施例）
以下本発明を実施例に基づき説明する。
第１図 （α）〜（ｄ）は本発明による半導体集積回路
をつくるための主な工程順を示した断面図である。
をつくるための主な工程順を示した断面図である。
第１図において （ｃＬ）はＰ型半導体基板１１にＰ型
分離埋込層１２とＮ型埋込層１３，１３５ｃの拡散を行
った工程、（ｂ）はこの半導体基板１１の上にＮ型エピ
タキシアル層１４を設けた工程でありここまでは従来と
同じである。次に （Ｃ）ではＰ＋型分離埋込層１２の
上にＰ＋型型分離拡散上１５拡散し、Ｎ型エピタキシア
ル層１４に分離領域を設けるが、このとき同時にツェナ
ーダイオードを形成する領域あ埋込層１３ｃＬにもＰ＋
型分離拡散層１５αを拡散してＮ型埋込層１３αに到達
させアノードを形成する。すなわち高濃度の埋込層１３
１Ｚと高濃度の分離拡散層１５αとのｐ＋ Ｎ＋接合が
半導体内部でＮ型エピタキシアル層１４に設けられる。
分離埋込層１２とＮ型埋込層１３，１３５ｃの拡散を行
った工程、（ｂ）はこの半導体基板１１の上にＮ型エピ
タキシアル層１４を設けた工程でありここまでは従来と
同じである。次に （Ｃ）ではＰ＋型分離埋込層１２の
上にＰ＋型型分離拡散上１５拡散し、Ｎ型エピタキシア
ル層１４に分離領域を設けるが、このとき同時にツェナ
ーダイオードを形成する領域あ埋込層１３ｃＬにもＰ＋
型分離拡散層１５αを拡散してＮ型埋込層１３αに到達
させアノードを形成する。すなわち高濃度の埋込層１３
１Ｚと高濃度の分離拡散層１５αとのｐ＋ Ｎ＋接合が
半導体内部でＮ型エピタキシアル層１４に設けられる。
続いてＮＰＮ ）ランジスタ形成領域の埋込層１３と
ツェナーダイオード形成領域の埋込層１３αにオン抵抗
を下げるためにＮ＋コレクタウオール拡散層１８および
１８αを拡散する。次いで第１図（Ｄ）の工程でＰ拡散
を行いトランジス側のペース１６ｂとツェナーダイオー
ド側はアノード１５αの上に電極との接触をよくするた
めのＰ型窩濃度拡散層１６ｇを形成し、ざらにＮ＋拡散
によりトランジスタのベース１６ｂにエミッタ１７Ａ
とコレクタウオール拡散層１８．１８ｅＬに電極との接
触を良好にさせるためそれぞれＮ高濃度拡散層コレクタ
１７ｃ。
ツェナーダイオード形成領域の埋込層１３αにオン抵抗
を下げるためにＮ＋コレクタウオール拡散層１８および
１８αを拡散する。次いで第１図（Ｄ）の工程でＰ拡散
を行いトランジス側のペース１６ｂとツェナーダイオー
ド側はアノード１５αの上に電極との接触をよくするた
めのＰ型窩濃度拡散層１６ｇを形成し、ざらにＮ＋拡散
によりトランジスタのベース１６ｂにエミッタ１７Ａ
とコレクタウオール拡散層１８．１８ｅＬに電極との接
触を良好にさせるためそれぞれＮ高濃度拡散層コレクタ
１７ｃ。
１７ｄを設けることに上りＮＰＮ ）ランジスタとツェ
ナーダイオードを形成することができる。
ナーダイオードを形成することができる。
したがって本発明の集積回路はＮＰＮ ）ランジスタは
第３図に示した従来のものと同じであり、製造方法も変
るところはないが、同時に形成されるツェナーダイオー
ドはＮ型埋込層をカソードとしＰ分離拡散層の拡散工程
を利用してこれをアノードとしてＰＮ接合を表面がら離
れた個所に形成される点が従来のものと異なる所である
。１９は酸化膜を表わしている。
第３図に示した従来のものと同じであり、製造方法も変
るところはないが、同時に形成されるツェナーダイオー
ドはＮ型埋込層をカソードとしＰ分離拡散層の拡散工程
を利用してこれをアノードとしてＰＮ接合を表面がら離
れた個所に形成される点が従来のものと異なる所である
。１９は酸化膜を表わしている。
以上のように本発明ではツェナーダイオードの接合部を
この集積回路の表面に形成しないために、散Ｍの代りに
分離埋込層を用いてもよい。このようにしても集積回路
の製造法は工数的には従来と同様に行うことができる。
この集積回路の表面に形成しないために、散Ｍの代りに
分離埋込層を用いてもよい。このようにしても集積回路
の製造法は工数的には従来と同様に行うことができる。
第２図はＰ型分離埋込層とＮ型埋込層によりツェナーダ
イオードのＰＮ接合の製造工程を第１図に倣って（α）
〜（ｄ）に示したものであり、第１図と共通部分を同一
符号で表わしである。第２図が第１図と異なる手順とし
ては （ｅＬ） の工程のみであって（ｂ）〜（ｄ）
は第１図と同様である。すなわち第２図 （α）におい
て半導体基板１１にＰ＋型分離埋込層１２とＮ＋埋込層
１３の選択的拡散を行なうが、このときツェナーダイオ
ードを形成する領域の埋込層１３ａと一つの分離埋込層
上２ｇとが第２１Ｍ （α）のごとく隣接するように
していることが基本的に異なるだけである。以後（ｂ）
〜（ｄ）はＮＰＩＪ ）ランジスタの製造過程とこの
過程で同時に形成されるツェナーダイオードも第１図と
全く同様の手順を泪いることができるがらその説明を省
略するが最終的には （４） に示したようにツェナ
ーダイオードが全体の半導体基板内部にＰ型分離埋込層
と〆型埋込層とからなるＰ＋Ｎ＋接合を有するように得
られる。
イオードのＰＮ接合の製造工程を第１図に倣って（α）
〜（ｄ）に示したものであり、第１図と共通部分を同一
符号で表わしである。第２図が第１図と異なる手順とし
ては （ｅＬ） の工程のみであって（ｂ）〜（ｄ）
は第１図と同様である。すなわち第２図 （α）におい
て半導体基板１１にＰ＋型分離埋込層１２とＮ＋埋込層
１３の選択的拡散を行なうが、このときツェナーダイオ
ードを形成する領域の埋込層１３ａと一つの分離埋込層
上２ｇとが第２１Ｍ （α）のごとく隣接するように
していることが基本的に異なるだけである。以後（ｂ）
〜（ｄ）はＮＰＩＪ ）ランジスタの製造過程とこの
過程で同時に形成されるツェナーダイオードも第１図と
全く同様の手順を泪いることができるがらその説明を省
略するが最終的には （４） に示したようにツェナ
ーダイオードが全体の半導体基板内部にＰ型分離埋込層
と〆型埋込層とからなるＰ＋Ｎ＋接合を有するように得
られる。
（発明の効果）
従来半導体集積回路に設けられるツェナーダイオードの
ＰＭ接合部は表面に位置するように形成されており、ツ
ェナー降伏電圧のばらつきなどが大きく、特性を不安定
にする要因が多かったのに対し、本発明によれば実施例
で述べたように、ツェナーダイオードの構成に関して、
ＰＭ接合が埋込層と分離領域の一部、すなわち分離拡散
層もしくは分子１１．Ｍ込屡のいずれか一方と形成され
るようにしたため、ＰＮ接合部が表面に露出することな
く、半導体板のパル、、り領域に設けられ、接合部は全
く表面の影響を受けないから、従来のツェナーダイオー
ドに比べて表面酸化膜の不純物や電荷に起因する降伏電
圧の変動または通電開始時のドリフトなどを極めて減少
させることができ、しかも特別の手段を用いることなく
、従来の製造工程と全く同様の手順にしたがって、半導
体集積回路に特性の安定したツェナーダイオードが容易
に形成されるという利点をもっている。
ＰＭ接合部は表面に位置するように形成されており、ツ
ェナー降伏電圧のばらつきなどが大きく、特性を不安定
にする要因が多かったのに対し、本発明によれば実施例
で述べたように、ツェナーダイオードの構成に関して、
ＰＭ接合が埋込層と分離領域の一部、すなわち分離拡散
層もしくは分子１１．Ｍ込屡のいずれか一方と形成され
るようにしたため、ＰＮ接合部が表面に露出することな
く、半導体板のパル、、り領域に設けられ、接合部は全
く表面の影響を受けないから、従来のツェナーダイオー
ドに比べて表面酸化膜の不純物や電荷に起因する降伏電
圧の変動または通電開始時のドリフトなどを極めて減少
させることができ、しかも特別の手段を用いることなく
、従来の製造工程と全く同様の手順にしたがって、半導
体集積回路に特性の安定したツェナーダイオードが容易
に形成されるという利点をもっている。
第１図（ｃＬ）〜（ｄ）は本発明による半導体集積回路
の主なる製造工程順序を示した断面図、第２図（α）〜
（ｄ）は第１図とは異なる構造のツェナーダイオード
をもった半導体集積回路の主な製造工程順を示す断面図
、第３図は従来の半導体集積回路の断面図、第４図は第
３図とは異なる従来の半導体集積回路の断面図である。 １．１１：半導体基板、” 、１２１１２ ａ ：分離
埋込層、３，１３，１３α：埋込層、４，１４：エピタ
キシアル層、５．１５．１５ｃＬ：分離拡散層、６ａ、
６ｂ。 １６ｉｚ、 １６Ａ： Ｐ拡散層、ｒｌａ、７６．１７
Ａ、 １７ｃ。 １７ｄ：Ｎ拡散層、８．１８，１８α：コレクタウオー
ル拡散層、９，１９：酸化膜。 第１図
の主なる製造工程順序を示した断面図、第２図（α）〜
（ｄ）は第１図とは異なる構造のツェナーダイオード
をもった半導体集積回路の主な製造工程順を示す断面図
、第３図は従来の半導体集積回路の断面図、第４図は第
３図とは異なる従来の半導体集積回路の断面図である。 １．１１：半導体基板、” 、１２１１２ ａ ：分離
埋込層、３，１３，１３α：埋込層、４，１４：エピタ
キシアル層、５．１５．１５ｃＬ：分離拡散層、６ａ、
６ｂ。 １６ｉｚ、 １６Ａ： Ｐ拡散層、ｒｌａ、７６．１７
Ａ、 １７ｃ。 １７ｄ：Ｎ拡散層、８．１８，１８α：コレクタウオー
ル拡散層、９，１９：酸化膜。 第１図
Claims (1)
- １）一導電型の半導体基板上に形成された逆導電型のエ
ピタキシアル層、該エピタキシアル層の底部に形成され
た逆導電型の埋込層および前記エピタキシアル層に選択
的に形成され分離拡散層と分離埋込層とからなり前記エ
ピタキシアル層を複数個の領域に分離する一導電型の分
離領域を具備し、前記埋込層が前記分離拡散層と前記分
離埋込層のうちのいずれか一方と接合部を形成したツェ
ナーダイオードを備えたことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59241896A JPS61120478A (ja) | 1984-11-16 | 1984-11-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59241896A JPS61120478A (ja) | 1984-11-16 | 1984-11-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61120478A true JPS61120478A (ja) | 1986-06-07 |
| JPH0568864B2 JPH0568864B2 (ja) | 1993-09-29 |
Family
ID=17081163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59241896A Granted JPS61120478A (ja) | 1984-11-16 | 1984-11-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61120478A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5085284A (ja) * | 1973-11-29 | 1975-07-09 | ||
| JPS5785266A (en) * | 1980-11-17 | 1982-05-27 | Toshiba Corp | Zener diode |
-
1984
- 1984-11-16 JP JP59241896A patent/JPS61120478A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5085284A (ja) * | 1973-11-29 | 1975-07-09 | ||
| JPS5785266A (en) * | 1980-11-17 | 1982-05-27 | Toshiba Corp | Zener diode |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0568864B2 (ja) | 1993-09-29 |
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