JPS61120526A - 論理ｌｓｉ - Google Patents
論理ｌｓｉInfo
- Publication number
- JPS61120526A JPS61120526A JP24068584A JP24068584A JPS61120526A JP S61120526 A JPS61120526 A JP S61120526A JP 24068584 A JP24068584 A JP 24068584A JP 24068584 A JP24068584 A JP 24068584A JP S61120526 A JPS61120526 A JP S61120526A
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- Japan
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- circuit
- ecl
- logic
- ntl
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体集積回路技術さらにはマスタスライ
ス法により形成されるゲートアレイのようなＬ’ＳＩ（
大規模集積回路）に適用して特に有効な技術に関し１例
えばノン・スレッショールド・ロジック回路を基本回路
とする論理ＬＳＩに利用して有効な技術に関する。
ス法により形成されるゲートアレイのようなＬ’ＳＩ（
大規模集積回路）に適用して特に有効な技術に関し１例
えばノン・スレッショールド・ロジック回路を基本回路
とする論理ＬＳＩに利用して有効な技術に関する。
［背景技術］
従来、例えばマスタスライス法により形成される論理Ｌ
ＳＩ（以下マスタスライスＬＳＩと称する）を構成する
基本回路として、第５図に示すようなＥＣＬ（エミッタ
・カップルド・ロジック）回路や、第４図に示すような
ノン・スレッショールド・ロジック回路（以下ＮＴＬ回
路と称する）が提案されている。
ＳＩ（以下マスタスライスＬＳＩと称する）を構成する
基本回路として、第５図に示すようなＥＣＬ（エミッタ
・カップルド・ロジック）回路や、第４図に示すような
ノン・スレッショールド・ロジック回路（以下ＮＴＬ回
路と称する）が提案されている。
第４図において、Ｑ１１〜Ｑ１３は入力トランジスタで
、この入力トランジスタＱｌ、〜Ｑ１３のコレクタは抵
抗Ｒ１を介して電源電圧Ｖｃｃ（グランドレベル）に、
また、入力トランジスタＱｓ、〜Ｑ１３のエミッタは抵
抗Ｒ２を介して例えば−２Ｖのような電源電圧Ｖゆｉに
接続される。そして、入力トランジスタＱｌｌ〜Ｑ１３
のベースに入力電圧が印加されるようにされている。Ｑ
２１ｙＱ２２は、上記入力トランジスタＱ１１〜Ｑ１３
のコレクタと抵抗Ｒ１との接続ノードｎ、の電位をベー
スに受けて動作される出力トランジスタである。このト
ランジスタＱ２ ｓ （Ｑ２２ ）とこれのエミッタ
側に接続された抵抗Ｒ３（Ｒ４）とによってエミッタフ
ォロワが構成されている。
、この入力トランジスタＱｌ、〜Ｑ１３のコレクタは抵
抗Ｒ１を介して電源電圧Ｖｃｃ（グランドレベル）に、
また、入力トランジスタＱｓ、〜Ｑ１３のエミッタは抵
抗Ｒ２を介して例えば−２Ｖのような電源電圧Ｖゆｉに
接続される。そして、入力トランジスタＱｌｌ〜Ｑ１３
のベースに入力電圧が印加されるようにされている。Ｑ
２１ｙＱ２２は、上記入力トランジスタＱ１１〜Ｑ１３
のコレクタと抵抗Ｒ１との接続ノードｎ、の電位をベー
スに受けて動作される出力トランジスタである。このト
ランジスタＱ２ ｓ （Ｑ２２ ）とこれのエミッタ
側に接続された抵抗Ｒ３（Ｒ４）とによってエミッタフ
ォロワが構成されている。
上記ＮＴＬ回路は、３人力のうち−っが１例えば−１，
４ｖのようなレベルから一〇、８ｖのようなレベルに向
って変化されると、そのトランジスタに流されるコレク
タ電流が増加して、ノードｎ１の電位が抵抗Ｒ１の電圧
ドロップにより低下される。そのため、出力トランジス
タＱ２１−Ｑ２２が、そのコレクタ電流が減少されるよ
うに動作され、出力電圧Ｖ ｏ ｕ ｔが、−０，８Ｖ
から−１，４ｖに向かって変化される。このとき、出力
電圧は入力電圧の変化に応答して素早く変化させられる
。つまり、ＮＴＬ回路は、しきい値電圧を有しないよう
にされており、これによって動作速度がＥＣＬ回路より
も速くなるようにされている。
４ｖのようなレベルから一〇、８ｖのようなレベルに向
って変化されると、そのトランジスタに流されるコレク
タ電流が増加して、ノードｎ１の電位が抵抗Ｒ１の電圧
ドロップにより低下される。そのため、出力トランジス
タＱ２１−Ｑ２２が、そのコレクタ電流が減少されるよ
うに動作され、出力電圧Ｖ ｏ ｕ ｔが、−０，８Ｖ
から−１，４ｖに向かって変化される。このとき、出力
電圧は入力電圧の変化に応答して素早く変化させられる
。つまり、ＮＴＬ回路は、しきい値電圧を有しないよう
にされており、これによって動作速度がＥＣＬ回路より
も速くなるようにされている。
“しかしながら、ＥＣＬ回路（もしくはＣＭＬ回路）は
、周知のように出力信号として、オア（ＯＲ）出力の他
にノア（Ｎ ＯＲ）出力が得られるのに対し、第４図に
示すＮＴＬ回路では、ノア出力しか取り出せない。その
ため、ＮＴＬ回路を内部ローシック部の基本回路とする
マスタスライスＬＳＩ内においては、論理構成が複雑な
例えば、デコーダのような回路を構成する場合、第６図
に示すように、ＮＴＬ回路Ｇｎを３段接続しなければな
らない。これに対し、ＥＣＬ回路を基本回路とする場合
には、第７図に示すように、ＥＣＬ回路ＧＢを２段接続
するだけでよい。
、周知のように出力信号として、オア（ＯＲ）出力の他
にノア（Ｎ ＯＲ）出力が得られるのに対し、第４図に
示すＮＴＬ回路では、ノア出力しか取り出せない。その
ため、ＮＴＬ回路を内部ローシック部の基本回路とする
マスタスライスＬＳＩ内においては、論理構成が複雑な
例えば、デコーダのような回路を構成する場合、第６図
に示すように、ＮＴＬ回路Ｇｎを３段接続しなければな
らない。これに対し、ＥＣＬ回路を基本回路とする場合
には、第７図に示すように、ＥＣＬ回路ＧＢを２段接続
するだけでよい。
そのため、個々のゲート回路自身の動作速度は。
ＮＴＬ回路の方が速くても、デコーダやフリップフロッ
プのような論理の複雑な回路を構成する場合には、全体
としての速度は、ＮＴＬ回路で構成した場合によりもＥ
ＣＬ回路で構成した方が速くなる。また、使用するゲー
ト数もＮＴＬ回路を使用、した方が多くなり、論理設計
および配線のレイアウト設計も複雑になるおそれがある
。
プのような論理の複雑な回路を構成する場合には、全体
としての速度は、ＮＴＬ回路で構成した場合によりもＥ
ＣＬ回路で構成した方が速くなる。また、使用するゲー
ト数もＮＴＬ回路を使用、した方が多くなり、論理設計
および配線のレイアウト設計も複雑になるおそれがある
。
なお、ＮＴＬ回路回路基本回路とするマスタスライスＬ
ＳＩにおいて、内部ロジック部をＮＴＬ回路とＥＣＬ回
路とで構成することにより、ＬＳＩを高速動作させるよ
うにした技術が提案されている（特願昭５９年０５４２
０３号）。
ＳＩにおいて、内部ロジック部をＮＴＬ回路とＥＣＬ回
路とで構成することにより、ＬＳＩを高速動作させるよ
うにした技術が提案されている（特願昭５９年０５４２
０３号）。
しかし、上記先願発明では、ＮＴＬ回路を構成する２以
上の基本回路セル内の素子を使ってＥＣＬ回路を構成し
ているので、ゲート数は少なくても使用する基本回路セ
ルの数はかえって多くなる。
上の基本回路セル内の素子を使ってＥＣＬ回路を構成し
ているので、ゲート数は少なくても使用する基本回路セ
ルの数はかえって多くなる。
［発明の目的］
この発明の目的は、ＮＴＬ回路もしくはＥＣＬ回路を基
本回路とするマスタスライスＬＳＩにおいて、ＬＳＩ全
体としての動作速度を向上させることにある。
本回路とするマスタスライスＬＳＩにおいて、ＬＳＩ全
体としての動作速度を向上させることにある。
この発明の他の目的は、マスタスライスＬＳＩにおける
論理設計および配線レイアウト設計を容易にさせること
にある。
論理設計および配線レイアウト設計を容易にさせること
にある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、マスタスライスＬＳＩの内部ロジック部に、
ＮＴＬ回路を構成するための基本回路セルとＥＣＬ回路
を構成するための基本回路セルとを混在させておき、論
理構成が複雑な回路はＥＣＬ回路で構成し、残りはＮＴ
Ｌ回路で構成することにより、論理構成が複雑な回路部
分での使用ゲート数およびゲートの接続段数を減らして
、回路全体の動作速度を向上させるとともに、ＥＣＬ回
路と混在させることで論理機能を強化し、これによって
、論理設計更には配線レイアウト設計を容易にするとい
う上記目的を達成するものである。
ＮＴＬ回路を構成するための基本回路セルとＥＣＬ回路
を構成するための基本回路セルとを混在させておき、論
理構成が複雑な回路はＥＣＬ回路で構成し、残りはＮＴ
Ｌ回路で構成することにより、論理構成が複雑な回路部
分での使用ゲート数およびゲートの接続段数を減らして
、回路全体の動作速度を向上させるとともに、ＥＣＬ回
路と混在させることで論理機能を強化し、これによって
、論理設計更には配線レイアウト設計を容易にするとい
う上記目的を達成するものである。
【実施例］
第１図は、本発明に係るマスタスライスＬＳＩの内部ロ
ジック部の構成の第１の実施例を示すものである。
ジック部の構成の第１の実施例を示すものである。
この実施例では、半導体基板の略中央に配設される矩形
状の内部ロジック部１が、ＮＴＬ部１ａと２つのＥＣＬ
部ｔｂ、ｔｂとによって構成されている。このうち、Ｎ
ＴＬ部１ａには、第４図に示すようなＮＴＬ回路を構成
するのに必要な数のトランジスタと抵抗とが形成されて
なる第１の基本回路セル１１が格子状に配設されている
。
状の内部ロジック部１が、ＮＴＬ部１ａと２つのＥＣＬ
部ｔｂ、ｔｂとによって構成されている。このうち、Ｎ
ＴＬ部１ａには、第４図に示すようなＮＴＬ回路を構成
するのに必要な数のトランジスタと抵抗とが形成されて
なる第１の基本回路セル１１が格子状に配設されている
。
また、、ＥＣＬ部１ｂには、第５図に示すようなＥＣＬ
回路を構成するのに必要な数のトランジスタと抵抗とが
形成されてなる第２の基本回路セル１２が、それぞれ格
子状に配設されている。
回路を構成するのに必要な数のトランジスタと抵抗とが
形成されてなる第２の基本回路セル１２が、それぞれ格
子状に配設されている。
なお１図示しないが、上記内部ロジック部１の周囲には
、入出力回路となるＥＣＬ回路や電源回路が配設される
。
、入出力回路となるＥＣＬ回路や電源回路が配設される
。
従って、この実施例のマイタスライスＬＳＩにおいては
、デコーダやフリップフロップのように論理構成が複雑
な回路については、これをＥＣＬ部１ｂ、ｌｂ内の基本
回路セル１２を使って構成するとともに、他のそれほど
論理構成が複雑でない部分は、ＮＴＬ部ｌａ内の基本回
路セル１１を使って構成してやるようにする。
、デコーダやフリップフロップのように論理構成が複雑
な回路については、これをＥＣＬ部１ｂ、ｌｂ内の基本
回路セル１２を使って構成するとともに、他のそれほど
論理構成が複雑でない部分は、ＮＴＬ部ｌａ内の基本回
路セル１１を使って構成してやるようにする。
これによって１例えば、デコーダのような回路では、Ｎ
ＴＬ用の基本回路セル１１を使って構成すると、第６図
に示すようにゲート回路が３段接続構成になってしまう
ものが、第７図に示すように２段接続構成で済むように
なる。
ＴＬ用の基本回路セル１１を使って構成すると、第６図
に示すようにゲート回路が３段接続構成になってしまう
ものが、第７図に示すように２段接続構成で済むように
なる。
そのため１個々のゲート回路について着目すると、ＮＴ
Ｌ回路の方がＥＣＬ回路よりも動作速度が速いが、ＥＣ
Ｌ回路の２段接続構成の方がＮＴＬ回路の３段接続構成
よりもトータルの信号遅延時間は短いので、ＥＣＬ回路
を用いたデコーダの方が回路動作としては速くなる。
Ｌ回路の方がＥＣＬ回路よりも動作速度が速いが、ＥＣ
Ｌ回路の２段接続構成の方がＮＴＬ回路の３段接続構成
よりもトータルの信号遅延時間は短いので、ＥＣＬ回路
を用いたデコーダの方が回路動作としては速くなる。
また、ＥＣＬ回路はノア出力の他にオア出力も有するた
め、ＥＣＬ用の基本回路セル１２を有するマスタスライ
スＬＳＩの論理機能が強化され。
め、ＥＣＬ用の基本回路セル１２を有するマスタスライ
スＬＳＩの論理機能が強化され。
論理設計が容易になる。しかも、ＥＣ１回路を用いた方
が、使用ゲート数が少なくなるため、同じ論理機能を実
現するのに必要な回路の占有面積が少なくなるとともに
、使用ゲート数が少ない分だけ信号線の数も少なくなる
ので、配設のレイアウト設計も簡単になる。
が、使用ゲート数が少なくなるため、同じ論理機能を実
現するのに必要な回路の占有面積が少なくなるとともに
、使用ゲート数が少ない分だけ信号線の数も少なくなる
ので、配設のレイアウト設計も簡単になる。
さらに、この実施例では、ＮＴＬ用の基本回路セル１１
とＥＣＬ用の基本回路セル１２とが設けられているので
、ＮＴＬ用の基本回路セルを２つ使って一つのＥＣＬ回
路を構成する場合に比べてセルの使用数が少ないし、回
路の占有面積ひいてはＬＳＩのチップサイズが減少され
る。すなわち、より規模（ゲート数）の小さなＬＳＩを
使って所望の論理回路を構成できるようになる。
とＥＣＬ用の基本回路セル１２とが設けられているので
、ＮＴＬ用の基本回路セルを２つ使って一つのＥＣＬ回
路を構成する場合に比べてセルの使用数が少ないし、回
路の占有面積ひいてはＬＳＩのチップサイズが減少され
る。すなわち、より規模（ゲート数）の小さなＬＳＩを
使って所望の論理回路を構成できるようになる。
なお、ＮＴＬ部１ａとＥＣＬ部１ｂとの大きさくゲート
数）の関係については、通常論理ＬＳＩ内で論理が複雑
になる回路部分は比較的少ないので、第１図のようにＮ
ＴＬ部１ａの方を、２つのＥ’ＣＬ部１ｂを合わせたも
のよりも少し大きくしておくのがよい、ただし、ＮＴＬ
部１ａとＥＣＬ部１ｂとのレイアウトは、第１図に示す
ものに限定されるものでなく、種々のレイアウトが可能
である。
数）の関係については、通常論理ＬＳＩ内で論理が複雑
になる回路部分は比較的少ないので、第１図のようにＮ
ＴＬ部１ａの方を、２つのＥ’ＣＬ部１ｂを合わせたも
のよりも少し大きくしておくのがよい、ただし、ＮＴＬ
部１ａとＥＣＬ部１ｂとのレイアウトは、第１図に示す
ものに限定されるものでなく、種々のレイアウトが可能
である。
つまり、ＥＣＬ回路はＮＴＬ回路に比べて必要な電源電
圧（基準電圧を含む）の数が多いので、ＥＣＬ部１ｂの
周囲をＮＴＬ部１ａが包囲するようなレイアウトを除き
、任意のレイアウトが可能である。例えば、細長いＮＴ
Ｌ部１ａとＥＣＬ部１ｂを第２図に示すように交互にす
なわちストライプ状をなすように配設し、その間に配線
領域２を設けたり、あるいは第３図に示すようにＮＴＬ
部１ａとＥＣＬ部１ｂをチェッカー模様状に配設しても
よい。
圧（基準電圧を含む）の数が多いので、ＥＣＬ部１ｂの
周囲をＮＴＬ部１ａが包囲するようなレイアウトを除き
、任意のレイアウトが可能である。例えば、細長いＮＴ
Ｌ部１ａとＥＣＬ部１ｂを第２図に示すように交互にす
なわちストライプ状をなすように配設し、その間に配線
領域２を設けたり、あるいは第３図に示すようにＮＴＬ
部１ａとＥＣＬ部１ｂをチェッカー模様状に配設しても
よい。
上記の場合、各Ｎ Ｔ Ｌ部１ａおよびＥＣＬ部ｌｂは
、例えば左右および上下に対称的に配設されてなる４個
の基本回路セル群を一つのブロックとして構成し、この
ブロックを単位にして、これを−列に並べてＮＴＬ部１
ａもしくはＥＣＬ部１ｂを構成したり、あるいは、それ
を交互に配設して第３図のような配列になるように構成
することができる。
、例えば左右および上下に対称的に配設されてなる４個
の基本回路セル群を一つのブロックとして構成し、この
ブロックを単位にして、これを−列に並べてＮＴＬ部１
ａもしくはＥＣＬ部１ｂを構成したり、あるいは、それ
を交互に配設して第３図のような配列になるように構成
することができる。
なお、マスタスライスＬＳＩで、各基本回路の論理機能
を強力にするには、入力トランジスタの数およびエミッ
タフォロワ・トランジスタとそのエミッタ抵抗を多くす
る方がよい。しかし、これらをあまり多くし過ぎると、
各基本回路セルの面積が大きくなって使用しないで残っ
てしまう無駄な素子の数が多くなり、集積度が低下して
しまう。
を強力にするには、入力トランジスタの数およびエミッ
タフォロワ・トランジスタとそのエミッタ抵抗を多くす
る方がよい。しかし、これらをあまり多くし過ぎると、
各基本回路セルの面積が大きくなって使用しないで残っ
てしまう無駄な素子の数が多くなり、集積度が低下して
しまう。
従って、各基本回路セル１１．１２内には、それぞれ上
記実施例のごとく、３個程度の入力１−ランジスタと、
２つのエミッタフォロワを構成できるだけの素子を設け
ておくのが、論理機能および集積度の面から最も望まし
い。ただし、それに限定されるものでなく、基本回路セ
ルを構成する素子の数およびその配置は任意の構成をと
ることができる。
記実施例のごとく、３個程度の入力１−ランジスタと、
２つのエミッタフォロワを構成できるだけの素子を設け
ておくのが、論理機能および集積度の面から最も望まし
い。ただし、それに限定されるものでなく、基本回路セ
ルを構成する素子の数およびその配置は任意の構成をと
ることができる。
［効果］
（１）マスタスライスＬＳＩの内部ロジック部に、ＮＴ
Ｌ回路を構成するための基本回路セルとＥＣＬ回路を構
成するための基本回路セルとを混在させておき、論理構
成が複雑な回路はＥＣＬ回路で構成し、残りはＮＴＬ回
路で構成するようにしたので、論理構成が複雑な回路部
分での使用ゲート数およびゲートの接続段数が減少され
るという作用により、回路全体の動作速度が向上される
とともに、使用ゲート数の少ない分だけ配設のレイアウ
ト設計が容易になるという効果がある。
Ｌ回路を構成するための基本回路セルとＥＣＬ回路を構
成するための基本回路セルとを混在させておき、論理構
成が複雑な回路はＥＣＬ回路で構成し、残りはＮＴＬ回
路で構成するようにしたので、論理構成が複雑な回路部
分での使用ゲート数およびゲートの接続段数が減少され
るという作用により、回路全体の動作速度が向上される
とともに、使用ゲート数の少ない分だけ配設のレイアウ
ト設計が容易になるという効果がある。
く２）マスクスライスＬＳＩの内部ロジック部に、ＮＴ
Ｌ回路を構成するための基本回路セルとＥＣＬ回路を構
成するための基本回路セルとを混在させておき、論理構
成が複雑な回路はＥＣＬ回路で構成し、残りはＮＴＬ回
路で構成するようにしたので、論理機能が強化されると
いう作用により、論理設計が容易になるという効果があ
る。
Ｌ回路を構成するための基本回路セルとＥＣＬ回路を構
成するための基本回路セルとを混在させておき、論理構
成が複雑な回路はＥＣＬ回路で構成し、残りはＮＴＬ回
路で構成するようにしたので、論理機能が強化されると
いう作用により、論理設計が容易になるという効果があ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、内部ロジック部にＮＴＬ用の基本回路セルからなるＮ
ＴＬ部と、ＥＣＬ用の基本回路セルからなるＥＣＬ部と
を混在させているが、いずれか一方の基本回路セルのみ
を配設しておいて、論理構成が複雑な部分のみをＥＣＬ
回路になるよう構成するようにしてもよい。
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、内部ロジック部にＮＴＬ用の基本回路セルからなるＮ
ＴＬ部と、ＥＣＬ用の基本回路セルからなるＥＣＬ部と
を混在させているが、いずれか一方の基本回路セルのみ
を配設しておいて、論理構成が複雑な部分のみをＥＣＬ
回路になるよう構成するようにしてもよい。
また、ＮＴＬ回路の代わりに、ＳＴＬ回路（セミ・シュ
レッショールド・ロジック回路）を構成する基本回路セ
ルを配設するようにしてもよい。
レッショールド・ロジック回路）を構成する基本回路セ
ルを配設するようにしてもよい。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマスタスライスＬＳ
Ｉに適用したものについて説明したが、それに限定され
るものでなく、バイポーラ型論理ＬＳＩ一般に利用する
ことができる。
をその背景となった利用分野であるマスタスライスＬＳ
Ｉに適用したものについて説明したが、それに限定され
るものでなく、バイポーラ型論理ＬＳＩ一般に利用する
ことができる。
第１図は、本発明をマスタスライスＬＳＩに適用した場
合の内部ロジック部の構成例を示す説明図、 第２図は、同じく内部ロジック部の第２の構成例を示す
説明図、 第３図は、内部ロジック部の第３の構成例を示す説明図
。 第４図は、マスタスライスＬＳＩのロジック部の基本回
路となるＮＴＬ回路の一例を示す回路図。 第５図は、マスクスライスＬＳＩのロジック部の基本回
路となるＥＣＬ回路の一例を示す回路図、第６図は、Ｎ
ＴＬ回路を使ってデコーダを構成した場合の一例を示す
回路構成図、 第７図は、ＥＣＬ回路を使ってデコーダを構成した場合
の一例を示す回路構成図である。 Ｑｌｌ〜Ｑ１３・・・・入力トランジスタ、 Ｑ２１
ｔＱ２□・・・・エミッタフォロワ・トランジスタ、１
・・・・内部ロジック部、１ａ・・・・Ｎ Ｔ Ｌ部、
１ｂ・・・・ＥＣＬ部、２・・・・配線領域、１１・・
・・ＮＴＬ用基本回路セル、１２・・・・ＥＣＬ用基本
回路セル。
合の内部ロジック部の構成例を示す説明図、 第２図は、同じく内部ロジック部の第２の構成例を示す
説明図、 第３図は、内部ロジック部の第３の構成例を示す説明図
。 第４図は、マスタスライスＬＳＩのロジック部の基本回
路となるＮＴＬ回路の一例を示す回路図。 第５図は、マスクスライスＬＳＩのロジック部の基本回
路となるＥＣＬ回路の一例を示す回路図、第６図は、Ｎ
ＴＬ回路を使ってデコーダを構成した場合の一例を示す
回路構成図、 第７図は、ＥＣＬ回路を使ってデコーダを構成した場合
の一例を示す回路構成図である。 Ｑｌｌ〜Ｑ１３・・・・入力トランジスタ、 Ｑ２１
ｔＱ２□・・・・エミッタフォロワ・トランジスタ、１
・・・・内部ロジック部、１ａ・・・・Ｎ Ｔ Ｌ部、
１ｂ・・・・ＥＣＬ部、２・・・・配線領域、１１・・
・・ＮＴＬ用基本回路セル、１２・・・・ＥＣＬ用基本
回路セル。
Claims (1)
- １、マスタスライス法で構成される論理ＬＳＩであって
、内部ロジック部には、ノン・スレッショールド・ロジ
ック回路を構成するための第１の基本回路セルと、エミ
ッタ・カップルド・ロジック回路を構成するための第２
の基本回路セルとが複数個配設され、ノン・スレッショ
ールド・ロジック回路とエミッタ・カップルド・ロジッ
ク回路とによって内部ロジック部が構成されていること
を特徴とする論理ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24068584A JPS61120526A (ja) | 1984-11-16 | 1984-11-16 | 論理ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24068584A JPS61120526A (ja) | 1984-11-16 | 1984-11-16 | 論理ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61120526A true JPS61120526A (ja) | 1986-06-07 |
Family
ID=17063180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24068584A Pending JPS61120526A (ja) | 1984-11-16 | 1984-11-16 | 論理ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61120526A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59153330A (ja) * | 1983-02-21 | 1984-09-01 | Hitachi Ltd | 論理ｌｓｉ |
-
1984
- 1984-11-16 JP JP24068584A patent/JPS61120526A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59153330A (ja) * | 1983-02-21 | 1984-09-01 | Hitachi Ltd | 論理ｌｓｉ |
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