JPH0423518A - ディジタル・アナログ変換回路 - Google Patents
ディジタル・アナログ変換回路Info
- Publication number
- JPH0423518A JPH0423518A JP12690990A JP12690990A JPH0423518A JP H0423518 A JPH0423518 A JP H0423518A JP 12690990 A JP12690990 A JP 12690990A JP 12690990 A JP12690990 A JP 12690990A JP H0423518 A JPH0423518 A JP H0423518A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はディジタル・アナログ変換回路に関し、特に、
データの逐次処理を行うディジタル演算装置とデータの
並列処理を行うアナログ演算装置とを連結する際に用い
られるディジタル・アナログ変換回路に関する。
データの逐次処理を行うディジタル演算装置とデータの
並列処理を行うアナログ演算装置とを連結する際に用い
られるディジタル・アナログ変換回路に関する。
（従来の技術）
一般に、逐次処理演算装置と並列処理演算装置とを連結
する場合には、並列処理演算装置への各入力は同時に並
列処理演算装置へ与える必要がある。特に、逐次処理デ
ィジタル演算装置からのディジタルデータを並列処理ア
ナログ演算装置に与えるには上述の点を考慮したディジ
タル・アナログ変換回路が必要である。
する場合には、並列処理演算装置への各入力は同時に並
列処理演算装置へ与える必要がある。特に、逐次処理デ
ィジタル演算装置からのディジタルデータを並列処理ア
ナログ演算装置に与えるには上述の点を考慮したディジ
タル・アナログ変換回路が必要である。
ところで、近年射出成形機等においてファジィ理論によ
る制御が採用されている。ファジィ理論を用いた制御装
置では、信号の連続性の確保及び演算速度の高速化を図
るため、アナログ並列演算方式が採用されている。さら
に、ファジィ理論を用いた制御装置における指令値など
の入力値の設定はすべてディジタル値で行われる。この
ため逐次処理ディジタル演算装置が用いられている。
る制御が採用されている。ファジィ理論を用いた制御装
置では、信号の連続性の確保及び演算速度の高速化を図
るため、アナログ並列演算方式が採用されている。さら
に、ファジィ理論を用いた制御装置における指令値など
の入力値の設定はすべてディジタル値で行われる。この
ため逐次処理ディジタル演算装置が用いられている。
（発明が解決しようとする課題）
ところで、ファジィ理論を用いた制御装置と逐次処理の
ディジタル演算装置とを連結する際、単にディジタルデ
ータを複数のアナログデータに変換するディジタル・ア
ナログ変換回路を用いたのでは、複数のアナログデータ
を同時にファジィ理論を用いた制御装置に与えることが
できないという問題点かある。
ディジタル演算装置とを連結する際、単にディジタルデ
ータを複数のアナログデータに変換するディジタル・ア
ナログ変換回路を用いたのでは、複数のアナログデータ
を同時にファジィ理論を用いた制御装置に与えることが
できないという問題点かある。
本発明の１」的は複数のアナログデータを同時にファジ
ィ理論を用いた制御装置に与えることかできるディジタ
ル・アナログ変換回路を提供することにある。
ィ理論を用いた制御装置に与えることかできるディジタ
ル・アナログ変換回路を提供することにある。
（課題を解決するための手段）
本発明では、データの逐次処理を行い、該ディジタルデ
ータを出力する一つの出力ポートを有するディジタル演
算装置と第１乃至第Ｎ（Ｎは２以上の整数）の入力ポー
トを有し第１乃至第Ｎのブタか入力され並列処理を行う
アナログ演算装置（例えば、ファジィ理論を用いた制御
装置）とを連結する際に用いられ、前記入力ポートの数
に対応して設けられ前記出力ポートに接続されて前記デ
ィジタルデータをそれぞれ異なるタイミングで受け第１
乃至第Ｎのアナログデータに変換する第１乃至第Ｎのデ
ィジタル・アナログ変換部と、該第１乃至第Ｎのディジ
タル・アナログ変換部の１」」内側にそれぞれ設けられ
前記第１乃至第Ｎのアナログデータを所定のサンプルホ
ールド周期でサンプル及びホールドして第１乃至第Ｎの
サンプルホルトデータを前記第１乃至前記第Ｎのデータ
として出力する第１乃至第Ｎの複数のサンプルホールド
部とを有することを特徴とするディジタル・アナログ変
換回路が得られる。
ータを出力する一つの出力ポートを有するディジタル演
算装置と第１乃至第Ｎ（Ｎは２以上の整数）の入力ポー
トを有し第１乃至第Ｎのブタか入力され並列処理を行う
アナログ演算装置（例えば、ファジィ理論を用いた制御
装置）とを連結する際に用いられ、前記入力ポートの数
に対応して設けられ前記出力ポートに接続されて前記デ
ィジタルデータをそれぞれ異なるタイミングで受け第１
乃至第Ｎのアナログデータに変換する第１乃至第Ｎのデ
ィジタル・アナログ変換部と、該第１乃至第Ｎのディジ
タル・アナログ変換部の１」」内側にそれぞれ設けられ
前記第１乃至第Ｎのアナログデータを所定のサンプルホ
ールド周期でサンプル及びホールドして第１乃至第Ｎの
サンプルホルトデータを前記第１乃至前記第Ｎのデータ
として出力する第１乃至第Ｎの複数のサンプルホールド
部とを有することを特徴とするディジタル・アナログ変
換回路が得られる。
この際、第１乃至第Ｎのディジタル・アナログ変換回路
は、第１乃至第Ｎのサンプルホールド部で前記第１乃至
第Ｎのアナログデータがホールドされている際にそれぞ
れ異なるタイミングでしかも所定の周期でディジタルデ
ータを受けることが望ましい。
は、第１乃至第Ｎのサンプルホールド部で前記第１乃至
第Ｎのアナログデータがホールドされている際にそれぞ
れ異なるタイミングでしかも所定の周期でディジタルデ
ータを受けることが望ましい。
（作用）
本発明では、ディジタル演算装置からのディジタルデー
タは第１乃至第Ｎのディジタル・アナログ変換部で互い
に異なるタイミングで受信され、それぞれ第１乃至第Ｎ
のアナログデータとして出力される。この受信タイミン
グは第１乃至第Ｎのサンプルホールド部におけるホール
ド期間中に設定される。第１乃至第Ｎのアナログデータ
はそれぞれ第１乃至第Ｎのサンプルホールド部で所定の
サンプルホールド周期でサンプルホールドされ、第１乃
至第Ｎのサンプルホールドデータとして出力される。こ
の第１乃至第Ｎのサンプルホールドデータは並列処理ア
ナログ演算装置に与えられる。
タは第１乃至第Ｎのディジタル・アナログ変換部で互い
に異なるタイミングで受信され、それぞれ第１乃至第Ｎ
のアナログデータとして出力される。この受信タイミン
グは第１乃至第Ｎのサンプルホールド部におけるホール
ド期間中に設定される。第１乃至第Ｎのアナログデータ
はそれぞれ第１乃至第Ｎのサンプルホールド部で所定の
サンプルホールド周期でサンプルホールドされ、第１乃
至第Ｎのサンプルホールドデータとして出力される。こ
の第１乃至第Ｎのサンプルホールドデータは並列処理ア
ナログ演算装置に与えられる。
このように、第１乃至第Ｎのディジタル・アナログ部で
互いに異なるタイミングでディジタルデータを受信し、
第１乃至第Ｎのサンプルホールド部で第１乃至第Ｎのア
ナログデータをサンプルホールドしているから、並列処
理アナログ演算装置に同時に第１乃至第Ｎのサンプルホ
ールドデータを入力することかできる。
互いに異なるタイミングでディジタルデータを受信し、
第１乃至第Ｎのサンプルホールド部で第１乃至第Ｎのア
ナログデータをサンプルホールドしているから、並列処
理アナログ演算装置に同時に第１乃至第Ｎのサンプルホ
ールドデータを入力することかできる。
（実施例）
以下本発明について実施例によって説明する。
第１図を参照して、ディジタル演算ユニット１１はディ
ジタルバス１２を介してディジタル・アナログ変換回路
１３の入力側に接続され、ディジタル・アナログ変換回
路１３の出力側はアナロゲタイブの並列ファジィ演算ユ
ニット１４に接続されている。
ジタルバス１２を介してディジタル・アナログ変換回路
１３の入力側に接続され、ディジタル・アナログ変換回
路１３の出力側はアナロゲタイブの並列ファジィ演算ユ
ニット１４に接続されている。
ディジタル演算ユニット１１には一つの出力ホト１１ａ
が備えられており、一方、並列ファジィ演算ユニット１
４には第１乃至第３の入カポ−Ｉ・］−４ａ乃至１４ｃ
が備えられている。
が備えられており、一方、並列ファジィ演算ユニット１
４には第１乃至第３の入カポ−Ｉ・］−４ａ乃至１４ｃ
が備えられている。
ディジタル・アナログ変換回路］３は第１乃至第゛３の
ディジタル・アナログ（Ｄ／Ａ）変換部１５ａ乃至１５
Ｃ１第１乃至第３のサンプルホールド（Ｓ ／Ｈ）部１
６ａ乃至１６ｃ１及び第１乃至第３のバッファメモリー
１７ａ乃至１．７ ｃを備えている。
ディジタル・アナログ（Ｄ／Ａ）変換部１５ａ乃至１５
Ｃ１第１乃至第３のサンプルホールド（Ｓ ／Ｈ）部１
６ａ乃至１６ｃ１及び第１乃至第３のバッファメモリー
１７ａ乃至１．７ ｃを備えている。
第２図も参照して、第１乃至第３のＤ／Ａ変換部１５ａ
乃至１５ｃには第１乃至第４の制御線１８ａ乃至１８ｃ
を介して互いに異なるタイミングでしかも所定の周期で
ディジタル演算ユニット１１から第１乃至第３のデータ
ライトクロックか与えられている。また、第４の制御線
１８ｄを介して第１乃至第３のＳ／Ｈ部１６ａ乃至１６
ｃに対してサンプルホールドクロックが与えられている
。第２図に示すように第１乃至第３のデータライトクロ
ックはサンプルホールドクロックのロウレベルでハイレ
ベルとなっている。
乃至１５ｃには第１乃至第４の制御線１８ａ乃至１８ｃ
を介して互いに異なるタイミングでしかも所定の周期で
ディジタル演算ユニット１１から第１乃至第３のデータ
ライトクロックか与えられている。また、第４の制御線
１８ｄを介して第１乃至第３のＳ／Ｈ部１６ａ乃至１６
ｃに対してサンプルホールドクロックが与えられている
。第２図に示すように第１乃至第３のデータライトクロ
ックはサンプルホールドクロックのロウレベルでハイレ
ベルとなっている。
ここで、第１図乃至第３図を参照して、第２図において
、第１のデータライトクロックの第１番目のパルスの立
ち」二かりて第１のＤ／Ａ変換部１、５ ａの出力はデ
ィジタルデータの値に応じて変化する。この場合には、
第１番目のパルスの立ち上がりで破線で示すように変化
する。また、第１のデータライトクロックの第２番目の
パルスの立ち上がりで破線で示すように変化する。
、第１のデータライトクロックの第１番目のパルスの立
ち」二かりて第１のＤ／Ａ変換部１、５ ａの出力はデ
ィジタルデータの値に応じて変化する。この場合には、
第１番目のパルスの立ち上がりで破線で示すように変化
する。また、第１のデータライトクロックの第２番目の
パルスの立ち上がりで破線で示すように変化する。
同様にして、第２のデータライトクロックの立ち上がり
で第２のＤ／Ａ変換部１５ｂの出力は破線で示すように
変化し、第３のデータライトクロックの立ち上がりで第
３のＤ／Ａ変換部１５ｃの出力は破線で示すように変化
する。このようにして、第１乃至第３のＤ／Ａ変換部１
５ａ乃至１５ｃからそれぞれ第１乃至第３のアナログブ
タが出力され、第１乃至第３のＳ／Ｈ部１６ａ乃至１６
ｃに与えられる。
で第２のＤ／Ａ変換部１５ｂの出力は破線で示すように
変化し、第３のデータライトクロックの立ち上がりで第
３のＤ／Ａ変換部１５ｃの出力は破線で示すように変化
する。このようにして、第１乃至第３のＤ／Ａ変換部１
５ａ乃至１５ｃからそれぞれ第１乃至第３のアナログブ
タが出力され、第１乃至第３のＳ／Ｈ部１６ａ乃至１６
ｃに与えられる。
第１乃至第３のＳ／Ｈ部１６ａ乃至１６ｃはそれぞれサ
ンプルホールドクロツタによって第１乃至第３のアナロ
グデータのサンプルホールドを繰り返す。つまり、第３
図に実線で示すように第１乃至第３のアナログデータは
サンプルボールドクロックの立ち上がり部でサンプルさ
れ、このサンプルされた状態をサンプルホールドクロツ
タの次の立ち上がり部まで保持する。このようにして、
第１乃至第３のＳ／Ｈ部１６ａ乃至１６ｃはそれぞれ第
１乃至第３のサンプルホールドデータを出力する。これ
ら第１乃至第３のサンプルホールドデータは第３図に実
線で示すようにその立ち上がり部及び立ち下がり部が一
致している。
ンプルホールドクロツタによって第１乃至第３のアナロ
グデータのサンプルホールドを繰り返す。つまり、第３
図に実線で示すように第１乃至第３のアナログデータは
サンプルボールドクロックの立ち上がり部でサンプルさ
れ、このサンプルされた状態をサンプルホールドクロツ
タの次の立ち上がり部まで保持する。このようにして、
第１乃至第３のＳ／Ｈ部１６ａ乃至１６ｃはそれぞれ第
１乃至第３のサンプルホールドデータを出力する。これ
ら第１乃至第３のサンプルホールドデータは第３図に実
線で示すようにその立ち上がり部及び立ち下がり部が一
致している。
第１乃至第３のサンプルホールドデータはそれぞれ第１
乃至第３のバッファメモリー１７ａ乃至１７ｃに一旦格
納され、並列ファジィ演算ユニット１４の第１乃至第３
の入力ポート１４ａ乃至１４ｃに与えられる。
乃至第３のバッファメモリー１７ａ乃至１７ｃに一旦格
納され、並列ファジィ演算ユニット１４の第１乃至第３
の入力ポート１４ａ乃至１４ｃに与えられる。
上述の実施例では、Ｎ＝３として説明したが、Ｎ＝２、
及びＮ−４以上の場合にも同様にして実施できる。
及びＮ−４以上の場合にも同様にして実施できる。
（発明の効果）
以上説明したように、本発明では各Ｄ／Ａ変換部で互い
にタイミングをずらせてディジタルデータを受け、各Ｄ
／Ａ変換部からのアナログデータを所定のサンプルホー
ルド周期でサンプルホールドしているから、並列処理ア
ナログ演算装置に対して同時に複数のデータを入力でき
る。
にタイミングをずらせてディジタルデータを受け、各Ｄ
／Ａ変換部からのアナログデータを所定のサンプルホー
ルド周期でサンプルホールドしているから、並列処理ア
ナログ演算装置に対して同時に複数のデータを入力でき
る。
第１図は本発明によるディジタル・アナログ変換回路の
一実施例をディジタル演算ユニット及び並列ファジィ演
算ユニットとともに示す図、第２図はサンプルホールド
クロック及び第１乃至第３のデータライトクロックのタ
イミングを示す図、第３図は第１乃至第３のディジタル
・アナログ変換部及び第１乃至第３のサンプルホールド
部の出力を示す図である。 １］・・・ディジタル演算ユニット、１２・・・ディジ
タルバス、］３・・・ディジタル・アナログ変換回路、
１４・・・並列ファ ジィ演算ユニッ ト。 手続和ｊ正書（方式） 平成２年８月Ｓ？７日
一実施例をディジタル演算ユニット及び並列ファジィ演
算ユニットとともに示す図、第２図はサンプルホールド
クロック及び第１乃至第３のデータライトクロックのタ
イミングを示す図、第３図は第１乃至第３のディジタル
・アナログ変換部及び第１乃至第３のサンプルホールド
部の出力を示す図である。 １］・・・ディジタル演算ユニット、１２・・・ディジ
タルバス、］３・・・ディジタル・アナログ変換回路、
１４・・・並列ファ ジィ演算ユニッ ト。 手続和ｊ正書（方式） 平成２年８月Ｓ？７日
Claims (2)
- １．データの逐次処理を行い、該ディジタルデータを出
力する一つの出力ポートを有するディジタル演算装置と
第１乃至第Ｎ（Ｎは２以上の整数）の入力ポートを有し
第１乃至第Ｎのデータが入力され並列処理を行うアナロ
グ演算装置とを連結する際に用いられ、前記入力ポート
の数に対応して設けられ前記出力ポートに接続されて前
記ディジタルデータをそれぞれ異なるタイミングで受け
第１乃至第Ｎのアナログデータに変換する第１乃至第Ｎ
のディジタル・アナログ変換部と、前記第１乃至前記第
Ｎのディジタル・アナログ変換部の出力側にそれぞれ設
けられ前記第１乃至前記第Ｎのアナログデータを所定の
サンプルホールド周期でサンプル及びホールドして第１
乃至第Ｎのサンプルホールドデータを前記第１乃至前記
第Ｎのデータとして出力する第１乃至第Ｎの複数のサン
プルホールド部とを有することを特徴とするディジタル
・アナログ変換回路。 - ２．特許請求の範囲第１項に記載されたディジタル・ア
ナログ変換回路において、前記第１乃至前記第Ｎのディ
ジタル・アナログ変換回路は、前記第１乃至前記第Ｎの
サンプルホールド部で前記第１乃至前記第Ｎのアナログ
データがホールドされている際にそれぞれ異なるタイミ
ングでしかも所定の周期で前記ディジタルデータを受け
ることを特徴とするディジタル・アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12690990A JPH0423518A (ja) | 1990-05-18 | 1990-05-18 | ディジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12690990A JPH0423518A (ja) | 1990-05-18 | 1990-05-18 | ディジタル・アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423518A true JPH0423518A (ja) | 1992-01-27 |
Family
ID=14946896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12690990A Pending JPH0423518A (ja) | 1990-05-18 | 1990-05-18 | ディジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423518A (ja) |
-
1990
- 1990-05-18 JP JP12690990A patent/JPH0423518A/ja active Pending
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