JPS61124874A - 集積回路の試験装置 - Google Patents
集積回路の試験装置Info
- Publication number
- JPS61124874A JPS61124874A JP59246612A JP24661284A JPS61124874A JP S61124874 A JPS61124874 A JP S61124874A JP 59246612 A JP59246612 A JP 59246612A JP 24661284 A JP24661284 A JP 24661284A JP S61124874 A JPS61124874 A JP S61124874A
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- JP
- Japan
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- test
- time
- pattern
- timer
- signal
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は集積回路の試験装置に関し、特に論理臘集積回
路の試験装置に関する。
路の試験装置に関する。
（従来の技術）
論ｊｌ製集積回路の試験に要する試験時間は、実際に被
試験集積回路に印加すべき、テストパターンの走行時間
と、各テストのテスト条件（例えば、電圧条件や、タイ
ミング条件等）の設定に要する条件設定時間と、さらに
各テストの良、不良の判定に応じた処理やテストの流れ
を制御する為の時間より構成されている。一般に前述し
たテストパターンの走行時間以外の時間をオーバーヘッ
ド時間と称し、試験装置としては、このオーバーヘッド
時間の短かいものほど良いとされており、また量産時の
試験装置の処１−販九を最大限に発揮する為には、この
時間を最小限にすべく、試験装置を動作させるためのプ
ログラム作成に於いては、量産用のテストプログラムが
完成するまでに種々の努力がはられれている。
試験集積回路に印加すべき、テストパターンの走行時間
と、各テストのテスト条件（例えば、電圧条件や、タイ
ミング条件等）の設定に要する条件設定時間と、さらに
各テストの良、不良の判定に応じた処理やテストの流れ
を制御する為の時間より構成されている。一般に前述し
たテストパターンの走行時間以外の時間をオーバーヘッ
ド時間と称し、試験装置としては、このオーバーヘッド
時間の短かいものほど良いとされており、また量産時の
試験装置の処１−販九を最大限に発揮する為には、この
時間を最小限にすべく、試験装置を動作させるためのプ
ログラム作成に於いては、量産用のテストプログラムが
完成するまでに種々の努力がはられれている。
しかしながら、現実には、だれにでも理解しやすいプロ
グラムである事や、量産時のトラブルに対逃しやすいプ
ログラムである事等も無視できず、必ずしも前述したよ
うな量産効果の最も高いプログラムとはなっていないこ
とが多々ある。しかしながら、もちろんこのようなプロ
グラムは又別の観点からはそれなりの効果はもっている
。この原因の一つにテストプログラムのオーバーヘッド
時間の計数が簡単に行なえない事が掲げられる。
グラムである事や、量産時のトラブルに対逃しやすいプ
ログラムである事等も無視できず、必ずしも前述したよ
うな量産効果の最も高いプログラムとはなっていないこ
とが多々ある。しかしながら、もちろんこのようなプロ
グラムは又別の観点からはそれなりの効果はもっている
。この原因の一つにテストプログラムのオーバーヘッド
時間の計数が簡単に行なえない事が掲げられる。
つまり、従来の集積回路の試験装置におけるオーバーヘ
ッド時間の計数は一例として、試験の実行回数を複数回
設定してループさせそれぞれのテストのテストパターン
信号を波形観測し、総試験時間からその観測による計数
時間を減算して求めていた。
ッド時間の計数は一例として、試験の実行回数を複数回
設定してループさせそれぞれのテストのテストパターン
信号を波形観測し、総試験時間からその観測による計数
時間を減算して求めていた。
（発明が解決しようとする問題点）
上述の従来の集積回路の試験装置における時間の計数方
法では、観測に時間がかかること、また計測器等が必要
であること、また、計測したオーバーヘッド時間の精度
が粗いことなどの問題があった。
法では、観測に時間がかかること、また計測器等が必要
であること、また、計測したオーバーヘッド時間の精度
が粗いことなどの問題があった。
本発明の目的は、このよりな問題点を除去した集積回路
の試験装置を提供することにある。
の試験装置を提供することにある。
（問題点を解決するための手段）
本発明の集積回路の試験装置は、被試験集積回路に印加
するテストパターンおよびこのテストパターンの終了時
にパターン終了信号を発生するパターン発生部と、テス
トスタート信号および前記パターン終了信号を受け予め
記憶したプログラムに従って前記パターン発生部にパタ
ーンスタート信号を送出して前記テストパターンを開始
させテスト終了時にテスト終了信号を発生する制御部と
、前記テストスタート信号ｌζで時間の計数を開始し前
記パターンスタート信号にて１時間の計測を中断し前記
パターン終了信号にて時間の計数を再開し前記テスト終
了信号にて時間の計数を停止するタイマーとを含んで構
成される。
するテストパターンおよびこのテストパターンの終了時
にパターン終了信号を発生するパターン発生部と、テス
トスタート信号および前記パターン終了信号を受け予め
記憶したプログラムに従って前記パターン発生部にパタ
ーンスタート信号を送出して前記テストパターンを開始
させテスト終了時にテスト終了信号を発生する制御部と
、前記テストスタート信号ｌζで時間の計数を開始し前
記パターンスタート信号にて１時間の計測を中断し前記
パターン終了信号にて時間の計数を再開し前記テスト終
了信号にて時間の計数を停止するタイマーとを含んで構
成される。
（実施例）
以下、本発明の集積回路の試験装置を図面を参照しなが
ら具体的に説明する。
ら具体的に説明する。
第１図は、本発明の集積回路の試験装置の一実施例のブ
ロック図であり、第２図はこの動作を表わすタイミング
チャートである。
ロック図であり、第２図はこの動作を表わすタイミング
チャートである。
被試ｗＩＩＬ集積回路の試験の実行は、試験装置の動作
を制御する制＃部１にテストスタート信号ａが入力され
た時点から開始されるが、テストスタート信号ａを同時
にタイマー２にも入力し、この時点よりタイマー２は時
間の計数を始める。
を制御する制＃部１にテストスタート信号ａが入力され
た時点から開始されるが、テストスタート信号ａを同時
にタイマー２にも入力し、この時点よりタイマー２は時
間の計数を始める。
制御部１は、テストスタート信号ａを受けつけると中央
処理装置３が該当するテストプログラム・ ４が記憶さ
れている記憶５ｅｔｓをアクセスしテストプログラム４
を解読し、テスト命令を検出すると、パターン発生部６
にパターンスタート信号すを送出し、パターン発生部６
にテストパターンの走行開始を指示する。同時にパター
ンスタート信号すはタイマー２に入力され、時間の計数
を一時中断する。パターン発生部６は該当テストのパタ
ーンの走行を終了すると、パターン終了信号Ｃを制＃部
ｌとタイマー２に送出し、タイマー２はこの信号により
中断していた時間の計数を再開する。
処理装置３が該当するテストプログラム・ ４が記憶さ
れている記憶５ｅｔｓをアクセスしテストプログラム４
を解読し、テスト命令を検出すると、パターン発生部６
にパターンスタート信号すを送出し、パターン発生部６
にテストパターンの走行開始を指示する。同時にパター
ンスタート信号すはタイマー２に入力され、時間の計数
を一時中断する。パターン発生部６は該当テストのパタ
ーンの走行を終了すると、パターン終了信号Ｃを制＃部
ｌとタイマー２に送出し、タイマー２はこの信号により
中断していた時間の計数を再開する。
以上の動作は中央処理装置３がテストプログラム４を解
読し、テスト命令検出毎に繰り返えされるが、テスト終
了命令を検出すると、制御部１はタイマー２にタイマー
ストップ信号ｄを送出し、タイマー２はそれまで計数し
ていた動作を停止する。
読し、テスト命令検出毎に繰り返えされるが、テスト終
了命令を検出すると、制御部１はタイマー２にタイマー
ストップ信号ｄを送出し、タイマー２はそれまで計数し
ていた動作を停止する。
つまり、第２図のタイミングチャートに示すように、実
行するプログラム４が４つのテストで作成されている場
合で、時点１ｏ がテストスタート点で、時点”Ｌｍ
”＠ｅ ”９ｍ Ｌｙ は各テストのテストパターン
走行開始時で、時点ｔ！・ｔ４・１．・１゜は各テスト
のテストパターン走行終了時で、時点ｔ、は試験の終了
時とすると、タイマー２は時点ｔ０で時間の計数を開始
し、時板ｔ、では計数を一時中断し、時点ｔ、では計数
を再開し、また時点１ｓでは計数を中断、・・・・・、
という動作を時点１．の時間まで繰り返えし、テスト終
了の時点ｔ、で完全に計数の動作を停止する。
行するプログラム４が４つのテストで作成されている場
合で、時点１ｏ がテストスタート点で、時点”Ｌｍ
”＠ｅ ”９ｍ Ｌｙ は各テストのテストパターン
走行開始時で、時点ｔ！・ｔ４・１．・１゜は各テスト
のテストパターン走行終了時で、時点ｔ、は試験の終了
時とすると、タイマー２は時点ｔ０で時間の計数を開始
し、時板ｔ、では計数を一時中断し、時点ｔ、では計数
を再開し、また時点１ｓでは計数を中断、・・・・・、
という動作を時点１．の時間まで繰り返えし、テスト終
了の時点ｔ、で完全に計数の動作を停止する。
以上の動作にて、タイマー２には時点ｔ、Ｓｔ１゜ｔ、
〜１．，１．〜１．，１．〜１．，１−〜ｔ、の累積時
間つまりオーバーヘッド時間が計数されたことになる。
〜１．，１．〜１．，１．〜１．，１−〜ｔ、の累積時
間つまりオーバーヘッド時間が計数されたことになる。
このようにして計数された値は、図示しない表示回路ま
たは中央処理装置と接続することにより、作業者に瞬時
に提供されるようにすることが可能である。
たは中央処理装置と接続することにより、作業者に瞬時
に提供されるようにすることが可能である。
（発明の効果）
以上説明したように本発明による集積回路試験装置は、
実行したテストプログラムのオーバーヘッド時間を瞬時
に計数できる効果があり、テストプログラムを種々変吏
しながら量産効果の高い、最適テストプログラムの作成
に効果がある。
実行したテストプログラムのオーバーヘッド時間を瞬時
に計数できる効果があり、テストプログラムを種々変吏
しながら量産効果の高い、最適テストプログラムの作成
に効果がある。
第１図は本発明によう集積回路の試験装置の一実施例の
ブロック図で、第２図はその動作を示すタイミングチャ
ートである。図において、１・・−・・・制御部、２・
・・・・・タイマー、３・・・・−・中央処理装置、４
・・・・・・テストプログラム、５・・・・・・記憶装
置、６・・・・・・パターン宛生Ｕ、ａ・・・・・・テ
ストスタート信号、ｂ・・・・・・パターンスタート信
号、Ｃ・・・・・・パターン終了信号、ｄ・・・・・・
テスト終了信号である。 察 １ 図 第２Ｔ！！Ｊ タノマー２７７
ブロック図で、第２図はその動作を示すタイミングチャ
ートである。図において、１・・−・・・制御部、２・
・・・・・タイマー、３・・・・−・中央処理装置、４
・・・・・・テストプログラム、５・・・・・・記憶装
置、６・・・・・・パターン宛生Ｕ、ａ・・・・・・テ
ストスタート信号、ｂ・・・・・・パターンスタート信
号、Ｃ・・・・・・パターン終了信号、ｄ・・・・・・
テスト終了信号である。 察 １ 図 第２Ｔ！！Ｊ タノマー２７７
Claims (1)
- 被試験集積回路に印加するテストパターンおよびこのテ
ストパターンの終了時にパターン終了信号を発生するパ
ターン発生部と、テストスタート信号および前記パター
ン終了信号を受け予め記憶したプログラムに従って前記
パターン発生部にパターンスタート信号を送出して前記
テストパターンを開始させテスト終了時にテスト終了信
号を発生する制御部と、前記テストスタート信号にて時
間の計数を開始し前記パターンスタート信号にて時間の
計測を中断し前記パターン終了信号にて時間の計数を再
開し前記テスト終了信号にて時間の計数を停止するタイ
マーとを含むことを特徴とする集積回路の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246612A JPS61124874A (ja) | 1984-11-21 | 1984-11-21 | 集積回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246612A JPS61124874A (ja) | 1984-11-21 | 1984-11-21 | 集積回路の試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61124874A true JPS61124874A (ja) | 1986-06-12 |
| JPH056672B2 JPH056672B2 (ja) | 1993-01-27 |
Family
ID=17150991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59246612A Granted JPS61124874A (ja) | 1984-11-21 | 1984-11-21 | 集積回路の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61124874A (ja) |
-
1984
- 1984-11-21 JP JP59246612A patent/JPS61124874A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH056672B2 (ja) | 1993-01-27 |
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Legal Events
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