JPH056672B2 - - Google Patents
Info
- Publication number
- JPH056672B2 JPH056672B2 JP59246612A JP24661284A JPH056672B2 JP H056672 B2 JPH056672 B2 JP H056672B2 JP 59246612 A JP59246612 A JP 59246612A JP 24661284 A JP24661284 A JP 24661284A JP H056672 B2 JPH056672 B2 JP H056672B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- pattern
- time
- signal
- counting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は集積回路の試験装置に関し、特に論理
型集積回路の試験装置に関する。
型集積回路の試験装置に関する。
（従来の技術）
論理型集積回路の試験に要する試験時間は、実
際に被試験集積回路に印加すべき、テストパター
ンの走行時間と、各テストのテスト条件（例え
ば、電圧条件や、タイミング条件等）の設定に要
する条件設定時間と、さらに各テストの良、不良
の判定に応じた処理やテストの流れを制御する為
の時間より構成されている。一般に前述したテス
トパターンの走行時間以外の時間をオーバーヘツ
ド時間と称し、試験装置としては、このオーバー
ヘツド時間の短かいものほど良いとされており、
また量産時の試験装置の処理能力を最大限に発揮
する為には、この時間を最小限にすべく、試験装
置を動作させるためのプログラム作成に於いて
は、量算用のテストプログラムが完成するまでに
種々の努力がはらわれている。
際に被試験集積回路に印加すべき、テストパター
ンの走行時間と、各テストのテスト条件（例え
ば、電圧条件や、タイミング条件等）の設定に要
する条件設定時間と、さらに各テストの良、不良
の判定に応じた処理やテストの流れを制御する為
の時間より構成されている。一般に前述したテス
トパターンの走行時間以外の時間をオーバーヘツ
ド時間と称し、試験装置としては、このオーバー
ヘツド時間の短かいものほど良いとされており、
また量産時の試験装置の処理能力を最大限に発揮
する為には、この時間を最小限にすべく、試験装
置を動作させるためのプログラム作成に於いて
は、量算用のテストプログラムが完成するまでに
種々の努力がはらわれている。
しかしながら、現実には、だれにでも理解しや
すいプログラムである事や、量産時のトラブルに
対処しやすいプログラムである事等も無視でき
ず、必ずしも前述したような量産効果の最も高い
プログラムとはなつていないことが多々ある。し
かしながら、もちろんこのようなプログラムは又
別の観点からはそれなりの効果はもつている。こ
の原因の一つにテストプログラムのオーバーヘツ
ド時間の計数が簡単に行なえない事が掲げられ
る。
すいプログラムである事や、量産時のトラブルに
対処しやすいプログラムである事等も無視でき
ず、必ずしも前述したような量産効果の最も高い
プログラムとはなつていないことが多々ある。し
かしながら、もちろんこのようなプログラムは又
別の観点からはそれなりの効果はもつている。こ
の原因の一つにテストプログラムのオーバーヘツ
ド時間の計数が簡単に行なえない事が掲げられ
る。
つまり、従来の集積回路の試験装置におけるオ
ーバーヘツド時間の計数は一例として、試練の実
行回数を複数回設定してループさせそれぞれのテ
ストパターン信号を波形観測し、総試験時間から
その観測による計数時間を減算して求めていた。
ーバーヘツド時間の計数は一例として、試練の実
行回数を複数回設定してループさせそれぞれのテ
ストパターン信号を波形観測し、総試験時間から
その観測による計数時間を減算して求めていた。
（発明が解決しようとする問題点）
上述の従来の集積回路の試験装置における時間
の計数方法では、観測に時間がかかること、また
計測器等が必要であること、また、計数したオー
バーヘツド時間の精度が粗いことなどの問題があ
つた。
の計数方法では、観測に時間がかかること、また
計測器等が必要であること、また、計数したオー
バーヘツド時間の精度が粗いことなどの問題があ
つた。
本発明の目的は、このような問題点を除去した
集積回路の試験装置を提供することにある。
集積回路の試験装置を提供することにある。
（問題点を解決するための手段）
本発明の集積回路の試験装置は、被試験集積回
路に印加するテストパターンおよびこのテストパ
ターンの終了時にパターン終了信号を発生するパ
ターンの発生部と、テストスタート信号および前
記パターン終了信号を受け予め記憶したプログラ
ムに従つて前記パターン発生部にパターンスター
ト信号を送出して前記テストパターンを開始させ
テスト終了時にテスト終了信号を発生する制御部
と、前記テストスタート信号にて時計の計数を中
断し前記パターンスタート信号にて時計の計数を
再開し前記パターン終了信号にて時間の計数を再
開し前記テスト終了信号にて時間の計数を停止す
るタイマーとを含んで構成される。
路に印加するテストパターンおよびこのテストパ
ターンの終了時にパターン終了信号を発生するパ
ターンの発生部と、テストスタート信号および前
記パターン終了信号を受け予め記憶したプログラ
ムに従つて前記パターン発生部にパターンスター
ト信号を送出して前記テストパターンを開始させ
テスト終了時にテスト終了信号を発生する制御部
と、前記テストスタート信号にて時計の計数を中
断し前記パターンスタート信号にて時計の計数を
再開し前記パターン終了信号にて時間の計数を再
開し前記テスト終了信号にて時間の計数を停止す
るタイマーとを含んで構成される。
（実施例）
以下、本発明の集積回路の試験装置を図面を参
照しながら具体的に説明する。
照しながら具体的に説明する。
第１図は、本発明の集積回路の試験装置の一実
施例のブロツク図であり、第２図はこの動作を表
わすタイミングチヤートである。
施例のブロツク図であり、第２図はこの動作を表
わすタイミングチヤートである。
被試験集積回路の試験の実行は、試験装置の動
作を制御する制御部１にテストスタート信号ａが
入力された時点から開始されるが、テストスター
ト信号ａを同時にタイマー２にも入力し、この時
点よりタイマー２は時間の計数を始める。
作を制御する制御部１にテストスタート信号ａが
入力された時点から開始されるが、テストスター
ト信号ａを同時にタイマー２にも入力し、この時
点よりタイマー２は時間の計数を始める。
制御部１は、テストスタート信号ａを受けつけ
ると中央処理装置３が該当するテストプログラム
４が記憶されている記憶装置５をアクセスしテス
トプログラム４を解読し、テスト命令を検出する
と、パターン発生部６にパターンスタート信号ｂ
を送出し、パターン発生部６にテストパターンの
走行開始を指示する。同時にパターンスタート信
号ｂはタイマー２に入力され、時間の計数を一時
中断する。パターン発生部６は該当テストのパタ
ーンの走行を終了すると、パターン終了信号ｃを
制御部１とタイマー２に送出し、タイマー２はこ
の信号により中断していた時間の計数を再開す
る。以上の動作は中央処理装置３がテストプログ
ラム４を解読し、テスト命令検出毎に繰り返えさ
れるが、テスト終了命令を検出すると、制御部１
はタイマー２にタイマーストツプ信号ｄを送出
し、タイマー２はそれまで計数していた動作を停
止する。
ると中央処理装置３が該当するテストプログラム
４が記憶されている記憶装置５をアクセスしテス
トプログラム４を解読し、テスト命令を検出する
と、パターン発生部６にパターンスタート信号ｂ
を送出し、パターン発生部６にテストパターンの
走行開始を指示する。同時にパターンスタート信
号ｂはタイマー２に入力され、時間の計数を一時
中断する。パターン発生部６は該当テストのパタ
ーンの走行を終了すると、パターン終了信号ｃを
制御部１とタイマー２に送出し、タイマー２はこ
の信号により中断していた時間の計数を再開す
る。以上の動作は中央処理装置３がテストプログ
ラム４を解読し、テスト命令検出毎に繰り返えさ
れるが、テスト終了命令を検出すると、制御部１
はタイマー２にタイマーストツプ信号ｄを送出
し、タイマー２はそれまで計数していた動作を停
止する。
つまり、第２図のタイミングチヤートに示すよ
うに、実行するプログラム４が４つのテストで作
成されている場合で、時点t0がテストスタート点
で、時点t1，t3，t5，t7は各テストのテストパタ
ーン走行開始時で、時点t2，t4，t6，t8は各テス
トのテストパターン走行終了時で、時点t9は試験
の終了時とすると、タイマー２は時点t0で時間の
計数を開始し、時転t1では計数を一時中断し、時
点t2では計数を再開し、また時点t3では計数を中
断、・・・・・、という動作を時点t8の時間まで
繰り返えし、テスト終了の時点t9で完全に計数の
動作を停止する。
うに、実行するプログラム４が４つのテストで作
成されている場合で、時点t0がテストスタート点
で、時点t1，t3，t5，t7は各テストのテストパタ
ーン走行開始時で、時点t2，t4，t6，t8は各テス
トのテストパターン走行終了時で、時点t9は試験
の終了時とすると、タイマー２は時点t0で時間の
計数を開始し、時転t1では計数を一時中断し、時
点t2では計数を再開し、また時点t3では計数を中
断、・・・・・、という動作を時点t8の時間まで
繰り返えし、テスト終了の時点t9で完全に計数の
動作を停止する。
以上の動作にて、タイマー２には時点t0〜t1，
t2〜t3，t4〜t5，t6〜t7，t8〜t9の累積時間つまり
オーバーヘツド時間が計数されたことになる。こ
のようにして計数された値は、図示しない表示回
路または中央処理装置と接続することにより、作
業者に瞬時に提供されるようにすることが可能で
ある。
t2〜t3，t4〜t5，t6〜t7，t8〜t9の累積時間つまり
オーバーヘツド時間が計数されたことになる。こ
のようにして計数された値は、図示しない表示回
路または中央処理装置と接続することにより、作
業者に瞬時に提供されるようにすることが可能で
ある。
（発明の効果）
以上説明したように本発明による集積回路試験
装置は、実行したテストプログラムのオーバーヘ
ツド時間を瞬時に計数できる効果があり、テスト
プログラムを種々変更しながら量産効果の高い、
最適テストプログラムの作成に効果がある。
装置は、実行したテストプログラムのオーバーヘ
ツド時間を瞬時に計数できる効果があり、テスト
プログラムを種々変更しながら量産効果の高い、
最適テストプログラムの作成に効果がある。
第１図は本発明による集積回路の試験装置の一
実施例のブロツク図で、第２図はその動作を示す
タイミングチヤートである。図において、 １……制御部、２……タイマー、３……中央処
理装置、４……テストプログラム、５……記憶装
置、６……パターン発生部、ａ……テストスター
ト信号、ｂ……パターンスタート信号、ｃ……パ
ターン終了信号、ｄ……テスト終了信号である。
実施例のブロツク図で、第２図はその動作を示す
タイミングチヤートである。図において、 １……制御部、２……タイマー、３……中央処
理装置、４……テストプログラム、５……記憶装
置、６……パターン発生部、ａ……テストスター
ト信号、ｂ……パターンスタート信号、ｃ……パ
ターン終了信号、ｄ……テスト終了信号である。
Claims (1)
- １ 被試験集積回路に印加するテストパターンお
よびこのテストパターンの終了時にパターン終了
信号を発生するパターンの発生部と、テストスタ
ート信号および前記パターン終了信号を受け予め
記憶したプログラムに従つて前記パターン発生部
にパターンスタート信号を送出して前記テストパ
ターンを開始させテスト終了時にテスト終了信号
を発生する制御部と、前記テストスタート信号に
て時間の計数を開始し前記パターンスタート信号
にて時間の計測を中断し前記パターン終了信号に
て時間の計数を再開し前記テスト終了信号にて時
間の計数を停止するタイマーとを含むことを特徴
とする集積回路の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246612A JPS61124874A (ja) | 1984-11-21 | 1984-11-21 | 集積回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246612A JPS61124874A (ja) | 1984-11-21 | 1984-11-21 | 集積回路の試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61124874A JPS61124874A (ja) | 1986-06-12 |
| JPH056672B2 true JPH056672B2 (ja) | 1993-01-27 |
Family
ID=17150991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59246612A Granted JPS61124874A (ja) | 1984-11-21 | 1984-11-21 | 集積回路の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61124874A (ja) |
-
1984
- 1984-11-21 JP JP59246612A patent/JPS61124874A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61124874A (ja) | 1986-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06139107A (ja) | ブレイクアドレス検出回路 | |
| KR960032138A (ko) | 마이크로 컴퓨터 | |
| JPH0322949B2 (ja) | ||
| JPS61124874A (ja) | 集積回路の試験装置 | |
| JP2685666B2 (ja) | デジタル論理回路の動的な検査方法 | |
| KR950013602B1 (ko) | 주파수 측정장치 | |
| RU2050588C1 (ru) | Способ контроля и отладки программ реального времени и устройство для его осуществления | |
| JP3358123B2 (ja) | コントローラの入出力シミュレート方法および装置 | |
| JPH02272947A (ja) | 障害監視方式 | |
| JPS62239247A (ja) | 電子計算機 | |
| JP2631541B2 (ja) | プログラマブルコントローラ | |
| SU1183972A1 (ru) | Устройство дл имитации отказов дискретной аппаратуры | |
| SU467357A1 (ru) | Устройство дл прогнозировани времени по влени случайных событий | |
| JPH04130544A (ja) | マイクロコンピュータ | |
| JPH11191080A (ja) | メモリ試験装置 | |
| JPS58178452A (ja) | マイクロコンピユ−タ自己診断方式 | |
| JPS62236047A (ja) | プログラムの処理時間測定装置 | |
| JPH02267642A (ja) | Ｃｐｕ専有時間測定装置 | |
| JPS63191980A (ja) | 半導体テスト装置 | |
| JPS6316344A (ja) | オンライン制御プログラムのデバツグ方式 | |
| JPH0221302A (ja) | パルス幅変調信号出力方法 | |
| JPH01245169A (ja) | 集積回路 | |
| JPH01297573A (ja) | フリップフロップテスト方式 | |
| JPH0782370B2 (ja) | シ−ケンサのタイマ処理装置 | |
| JPH0354645A (ja) | プログラム実行時間測定装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |