JPS61125647A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS61125647A JPS61125647A JP24607984A JP24607984A JPS61125647A JP S61125647 A JPS61125647 A JP S61125647A JP 24607984 A JP24607984 A JP 24607984A JP 24607984 A JP24607984 A JP 24607984A JP S61125647 A JPS61125647 A JP S61125647A
- Authority
- JP
- Japan
- Prior art keywords
- control
- processing
- microprogram
- output
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マイクロプログラム制御装置に係シ、特九同
−ステップで頻繁に演算制御及びその他制御コードの順
序付が必要となるマイクログログラムをコーディングす
るに好適なマイクロプログラム制御装置に関する。
−ステップで頻繁に演算制御及びその他制御コードの順
序付が必要となるマイクログログラムをコーディングす
るに好適なマイクロプログラム制御装置に関する。
マイクロプログラムは、一般の７センプラプログラム等
のような主プロセツサのみの命令コード並びとは異なり
、特開昭５８−１８６８４６号公報でも公知でめるよう
に周辺回路への制御モードも記述する為、ハードに直結
した細かい処理が可能であるという利点があった。しか
し、従来この２つの処理順序命令、制御は一義的に固定
しており、その制約によって一連の命令、制御に対応す
る演算制御・その他制御コード１処理に２ステツプ要す
る無駄なコーディングを強いられていた。又、マイクロ
プログラムステップ削減においては、スタックポインタ
制御回路を設けることくよりなされる特開昭５９−５３
９４２の公知例がちるが、演算制御・その他制御コード
１処理に２ステツプ要するという問題に関しては何等示
唆されていなかった。
のような主プロセツサのみの命令コード並びとは異なり
、特開昭５８−１８６８４６号公報でも公知でめるよう
に周辺回路への制御モードも記述する為、ハードに直結
した細かい処理が可能であるという利点があった。しか
し、従来この２つの処理順序命令、制御は一義的に固定
しており、その制約によって一連の命令、制御に対応す
る演算制御・その他制御コード１処理に２ステツプ要す
る無駄なコーディングを強いられていた。又、マイクロ
プログラムステップ削減においては、スタックポインタ
制御回路を設けることくよりなされる特開昭５９−５３
９４２の公知例がちるが、演算制御・その他制御コード
１処理に２ステツプ要するという問題に関しては何等示
唆されていなかった。
本発明の目的はかかる従来問題点を解決し、マイクロプ
ログラムの容量削減するマイクロプログラム制御装置を
提供することにある。
ログラムの容量削減するマイクロプログラム制御装置を
提供することにある。
本発明は、ストレージ内にマイクロプログラムに演算制
御コードとその他制御コードの処理順序を定義するフィ
ールドを設けることによって、これら２つに順序付を行
ない、処理順序固定の制約で強いられていた１処理２ス
テツプ使用箇所を１ステツプに削減しようとするもので
ある。
御コードとその他制御コードの処理順序を定義するフィ
ールドを設けることによって、これら２つに順序付を行
ない、処理順序固定の制約で強いられていた１処理２ス
テツプ使用箇所を１ステツプに削減しようとするもので
ある。
以下、本発明の実施例を図に従って説明する。
第１図は、本発明一実施例のブロック図であシ、第２図
は、第１図に示した順序制御回路６の詳細回路図である
。
は、第１図に示した順序制御回路６の詳細回路図である
。
第１，２図において、マイクロプログラムのプログラム
カウンタ（μＰＣ）１は、クロックＣＫ７０１に同期し
て制御コード５０１、アドレス５０２によってアドレス
設定を行なう。マイクロプログラムを記憶しておくスト
レージ（８ＴＧ）２は、μＰＣＩによってプログラムア
クセスされ、演算制御コード２０１、その他制御コード
２０２、ブラッチコード２０３、及びステップ処理順序
制御信号α（２０４）、β（２０５）を出力する。
カウンタ（μＰＣ）１は、クロックＣＫ７０１に同期し
て制御コード５０１、アドレス５０２によってアドレス
設定を行なう。マイクロプログラムを記憶しておくスト
レージ（８ＴＧ）２は、μＰＣＩによってプログラムア
クセスされ、演算制御コード２０１、その他制御コード
２０２、ブラッチコード２０３、及びステップ処理順序
制御信号α（２０４）、β（２０５）を出力する。
演算制御コードを格納するインストラクションレジスタ
（ＩＲ）３は、５ＴＧ２の演算制御コード出力部をＣＫ
７０１”に同期し、クリア（ＣＬＲ）６０１、ロード（
ＬＤ）６０２信号に従ってラッチする。その他制御コー
ドを格納するコントロールレジスタ（ＣＲ）４は、５Ｔ
Ｇ２のその他制御コード出力部をＣＫ７０１に同期し、
ＣＬ Ｒ，６０３、ＬＤ ６０４信号に従ってラッチす
る。ブラッチコードレジスタ（ＢＲ）５は、５ＴＧ２の
ブラッチコード出力部をＣＫ７０１に、同期してラッチ
し、μＰＣＩへ制御コード５０１とアドレス５０２ｔ−
出力する。順序制御回路（ＳＣ）６は、以上一連の動作
の流れにおいて５ＴＧ２のフィールドα（２０４）、β
（２０５）を元にステップ処理に順序付を行ない制御す
る。この中で７リツプフロツプ（ＦＦ）６３は、′０″
でステップの最初を、１″でステップの途中であること
を示している。
（ＩＲ）３は、５ＴＧ２の演算制御コード出力部をＣＫ
７０１”に同期し、クリア（ＣＬＲ）６０１、ロード（
ＬＤ）６０２信号に従ってラッチする。その他制御コー
ドを格納するコントロールレジスタ（ＣＲ）４は、５Ｔ
Ｇ２のその他制御コード出力部をＣＫ７０１に同期し、
ＣＬ Ｒ，６０３、ＬＤ ６０４信号に従ってラッチす
る。ブラッチコードレジスタ（ＢＲ）５は、５ＴＧ２の
ブラッチコード出力部をＣＫ７０１に、同期してラッチ
し、μＰＣＩへ制御コード５０１とアドレス５０２ｔ−
出力する。順序制御回路（ＳＣ）６は、以上一連の動作
の流れにおいて５ＴＧ２のフィールドα（２０４）、β
（２０５）を元にステップ処理に順序付を行ない制御す
る。この中で７リツプフロツプ（ＦＦ）６３は、′０″
でステップの最初を、１″でステップの途中であること
を示している。
第３図において、（１）はα（２０４）、β（２０５）
共″１″で、第１図におけるＩＲ３，ＣＲ４の処理が互
いに独立しており、ステップ内で同時処理してもよい場
合であり、共に１クロツク１ステツプでセット（ＣＬＲ
６０１，Ｌｎ２Ｏ３，ＣＬＲ６０３、Ｌｎ２Ｏ３）する
ことを示している。
共″１″で、第１図におけるＩＲ３，ＣＲ４の処理が互
いに独立しており、ステップ内で同時処理してもよい場
合であり、共に１クロツク１ステツプでセット（ＣＬＲ
６０１，Ｌｎ２Ｏ３，ＣＬＲ６０３、Ｌｎ２Ｏ３）する
ことを示している。
（２）は、α（２０４）が１１”、β（２０５）が”０
”で第１図においてＩＲ３の処理を先に行ない、その後
にＣＲ４の処理を行ないたい場合（例えばＩＲ３で演算
した結果をＣＲ４にてメモリく書く場合等）であり、Ｃ
ＬＲ６０３でＣＲ，４をクリアしてＬｎ２Ｏ３にてＩＲ
３の処理完了し、その後ＫＣＬＲ６０１、ＬＤ６０４に
よってＣＲ４の処理を成すものである。
”で第１図においてＩＲ３の処理を先に行ない、その後
にＣＲ４の処理を行ないたい場合（例えばＩＲ３で演算
した結果をＣＲ４にてメモリく書く場合等）であり、Ｃ
ＬＲ６０３でＣＲ，４をクリアしてＬｎ２Ｏ３にてＩＲ
３の処理完了し、その後ＫＣＬＲ６０１、ＬＤ６０４に
よってＣＲ４の処理を成すものである。
（８）は、（２）の逆を行ないたい場合（例えば、ＣＲ
４では前ステップで演算した値をテストし、ＩＲ３で演
算処理したい場合等）で、α（２０４）が０”、β（２
０５）が１”で第１図においてＣ几４処理の後、１几３
処理を行なう為、ＣＬＲ６０１、Ｌｎ２Ｏ３から、Ｌｎ
２Ｏ３，ＣＬＲ６０３にて、同様に実現している。
４では前ステップで演算した値をテストし、ＩＲ３で演
算処理したい場合等）で、α（２０４）が０”、β（２
０５）が１”で第１図においてＣ几４処理の後、１几３
処理を行なう為、ＣＬＲ６０１、Ｌｎ２Ｏ３から、Ｌｎ
２Ｏ３，ＣＬＲ６０３にて、同様に実現している。
次に第１図での動作を第３図の各動作において第４図の
状態遷移図を元に、第５図のタイミングチャートで説明
する。
状態遷移図を元に、第５図のタイミングチャートで説明
する。
第５図のタイミング１において第３図（１）は、α（２
０４，β（２０５）が共に１”であるから、ＮＡＮＤゲ
ート６２の出力６２１は“０″となり、フリップフロッ
プ６３をクリアし、出力Ｑ６３１は６″となる。これに
よりＡＮＤゲート６４は出力６４１″０″、そＬ−Ｃ１
１２０４”ｌ”、β２０５”１′でＥＯＲゲートによシ
出力ＬＤ６０２″１”、Ｌｎ２Ｏ３”ｌ“ （但し、Ｌ
Ｄ６０１＝ＣＬＲ６０２，ＬＤ６０３＝ＣＬＲ６Ｑ４）
として（１）の処理がなされる。タイミング１；１まで
にはＡＮＤゲート６１１へはμＰＣ１へのＣＫ７０１が
伝わり、アドレス変更がなされる。これにより５ＴＧ２
から次のステップ（２０１〜２０５）が出力される。
０４，β（２０５）が共に１”であるから、ＮＡＮＤゲ
ート６２の出力６２１は“０″となり、フリップフロッ
プ６３をクリアし、出力Ｑ６３１は６″となる。これに
よりＡＮＤゲート６４は出力６４１″０″、そＬ−Ｃ１
１２０４”ｌ”、β２０５”１′でＥＯＲゲートによシ
出力ＬＤ６０２″１”、Ｌｎ２Ｏ３”ｌ“ （但し、Ｌ
Ｄ６０１＝ＣＬＲ６０２，ＬＤ６０３＝ＣＬＲ６Ｑ４）
として（１）の処理がなされる。タイミング１；１まで
にはＡＮＤゲート６１１へはμＰＣ１へのＣＫ７０１が
伝わり、アドレス変更がなされる。これにより５ＴＧ２
から次のステップ（２０１〜２０５）が出力される。
第５図タイミング２において、第３図（２）は、α（２
０４）′１″、β（２０５）”Ｏ”であるから、ＮＡＮ
Ｄゲート６２の出力６２１は１１″となる。タイミング
１．２でなされたＦＦ６３の出力６４１は０″、そして
α（２０４）１″。
０４）′１″、β（２０５）”Ｏ”であるから、ＮＡＮ
Ｄゲート６２の出力６２１は１１″となる。タイミング
１．２でなされたＦＦ６３の出力６４１は０″、そして
α（２０４）１″。
β（２０５）”１ ” 、ＣＬＲ６０３″１″として（
２）の１クロツク目の処理がなされる。この後タイミン
グ２．１ではＦＦ６３が７１″（ステップ途中）である
為、ＦＦ６３の出力６３１が０″でμＰｃｔへＣＫ７０
１を与えず、Ｓ’ｒＧ２の出力（２０１〜２０５）は変
わらない。タイミング２゜２ではＦＦ６３”ｌ”を、Ｃ
Ｋ７０２によって反転しＯｎとなる。
２）の１クロツク目の処理がなされる。この後タイミン
グ２．１ではＦＦ６３が７１″（ステップ途中）である
為、ＦＦ６３の出力６３１が０″でμＰｃｔへＣＫ７０
１を与えず、Ｓ’ｒＧ２の出力（２０１〜２０５）は変
わらない。タイミング２゜２ではＦＦ６３”ｌ”を、Ｃ
Ｋ７０２によって反転しＯｎとなる。
第５図タイミング３において（２）の２クロツク目は、
α（２０４）１″、β（２０５）０′、出力６２１″１
″、ｌ；’ｌ；’６３”０”により出力６３１″１ ”
、ＡＮＤゲート６４の出力６４１”１ｎとなり、ＥＯ
Ｒゲートを介し、出力ＣＬＲ６０１”ｌ”、ＬＤ６０４
”ｌ”とＬ”ｔ”、処３１２＞ｆなされる。ここでタイ
ミング３．２により、ＣＫ７０２に同期して、新たにＦ
Ｆ６３へ１″がセットされる。
α（２０４）１″、β（２０５）０′、出力６２１″１
″、ｌ；’ｌ；’６３”０”により出力６３１″１ ”
、ＡＮＤゲート６４の出力６４１”１ｎとなり、ＥＯ
Ｒゲートを介し、出力ＣＬＲ６０１”ｌ”、ＬＤ６０４
”ｌ”とＬ”ｔ”、処３１２＞ｆなされる。ここでタイ
ミング３．２により、ＣＫ７０２に同期して、新たにＦ
Ｆ６３へ１″がセットされる。
第３図（８）はちょうど（２）の逆の動作でこれがなさ
れる為、説明を省略する。
れる為、説明を省略する。
以上は、第４図の状態遷移図で尽くしている。
この実施例によれば、６図において、従来処理順序が固
定（例えばＡ４Ｂ ）していた為、（ａ）の場合は１ス
テツプですむがＢ−＋Ａの順で処理したい場合は（ｂ）
のようにせねばならず、２ステップｔ−要していたのが
（Ｃ）のように１ステツプで可能になるのでプログラム
容量の削減に効果がおる。
定（例えばＡ４Ｂ ）していた為、（ａ）の場合は１ス
テツプですむがＢ−＋Ａの順で処理したい場合は（ｂ）
のようにせねばならず、２ステップｔ−要していたのが
（Ｃ）のように１ステツプで可能になるのでプログラム
容量の削減に効果がおる。
以上述べたように本発明によれば同一ステップ上の演算
制御コード処理とその低制御コード処理とを順序制御信
号によりプログラムレベルで任意に順序制御して、プロ
グラム容量効率を大幅に上げることができる。
制御コード処理とその低制御コード処理とを順序制御信
号によりプログラムレベルで任意に順序制御して、プロ
グラム容量効率を大幅に上げることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示した順序制御回路の詳細回路図、第３図は第
１図で行なう順序処理の種類を示した図、第４図は第３
図で示す各処理の状態遷移図、第５図は第１図の動作状
態を示すタイミングチャート、第６図は本発明の効果を
示す図である。 １・・・プログラムカウンタ、２・・・ストレージ、３
・・・インストラクションレジスタ、４・・・コントロ
ールレジスタ、５・・・プラ／チコードレジスタ、６・
・・順第２０ 名３ 回 ０ ０ 、Ｄｏｒｃｆ−ｃｃｔｒｅ 消４旧 第６０ 工尺内ｗ ｃｇ匁騒監
第１図に示した順序制御回路の詳細回路図、第３図は第
１図で行なう順序処理の種類を示した図、第４図は第３
図で示す各処理の状態遷移図、第５図は第１図の動作状
態を示すタイミングチャート、第６図は本発明の効果を
示す図である。 １・・・プログラムカウンタ、２・・・ストレージ、３
・・・インストラクションレジスタ、４・・・コントロ
ールレジスタ、５・・・プラ／チコードレジスタ、６・
・・順第２０ 名３ 回 ０ ０ 、Ｄｏｒｃｆ−ｃｃｔｒｅ 消４旧 第６０ 工尺内ｗ ｃｇ匁騒監
Claims (1)
- １、マイクロプログラムのアドレス設定を行なうプログ
ラムカウンタと、演算制御コード及びその他制御コード
からなるマイクロプログラムを記憶するストレージと、
該ストレージからの出力をラッチする複数のレジスタと
を有するマイクロプログラム制御装置において、演算制
御処理若しくはその他制御処理の順序付を制御する順序
制御回路と、前記ストレージ内にその順序付を指定する
フィールドを設け、このフィールドの内容に従い演算制
御処理若しくはその他制御処理の順序付を行ない、前記
レジスタに出力するようにしたことを特徴とするマイク
ロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24607984A JPS61125647A (ja) | 1984-11-22 | 1984-11-22 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24607984A JPS61125647A (ja) | 1984-11-22 | 1984-11-22 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61125647A true JPS61125647A (ja) | 1986-06-13 |
Family
ID=17143163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24607984A Pending JPS61125647A (ja) | 1984-11-22 | 1984-11-22 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125647A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63111265A (ja) * | 1986-10-30 | 1988-05-16 | Mazda Motor Corp | バランサ付エンジンのシリンダブロツク構造 |
-
1984
- 1984-11-22 JP JP24607984A patent/JPS61125647A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63111265A (ja) * | 1986-10-30 | 1988-05-16 | Mazda Motor Corp | バランサ付エンジンのシリンダブロツク構造 |
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